JPH04360430A - 多重データ位相制御回路 - Google Patents
多重データ位相制御回路Info
- Publication number
- JPH04360430A JPH04360430A JP3136042A JP13604291A JPH04360430A JP H04360430 A JPH04360430 A JP H04360430A JP 3136042 A JP3136042 A JP 3136042A JP 13604291 A JP13604291 A JP 13604291A JP H04360430 A JPH04360430 A JP H04360430A
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- JP
- Japan
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- clock
- serial
- parallel
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は２種類のＬＳＩを多重デ
ータによってインタフェースするシステムにおけるＬＳ
Ｉ間の多重データ位相制御回路に関する。本システムは
同一パッケージよりなる２種類のＬＳＩＡとＬＳＩＢを
有し、送信側のＬＳＩＡから入力されたパラレルデータ
をシリアルデータに変換して受信側のＬＳＩＢにシリア
ル伝送し、受信側のＬＳＩＢで再びシリアルデータをパ
ラレルデータに変換して出力する装置に用いられる。こ
の入出力データの同期をとるためクロック信号によるシ
ステムフレームパルスが使用されている。しかしＬＳＩ
間にビット遅延が生じた場合や、システムフレームパル
スに障害が発生した場合にＬＳＩ間にビットずれが発生
して入出力データの位相ずれが起こる。多重データイン
タフェースを持つシステムにおいてはこの位相ずれを制
御する必要がある。
ータによってインタフェースするシステムにおけるＬＳ
Ｉ間の多重データ位相制御回路に関する。本システムは
同一パッケージよりなる２種類のＬＳＩＡとＬＳＩＢを
有し、送信側のＬＳＩＡから入力されたパラレルデータ
をシリアルデータに変換して受信側のＬＳＩＢにシリア
ル伝送し、受信側のＬＳＩＢで再びシリアルデータをパ
ラレルデータに変換して出力する装置に用いられる。こ
の入出力データの同期をとるためクロック信号によるシ
ステムフレームパルスが使用されている。しかしＬＳＩ
間にビット遅延が生じた場合や、システムフレームパル
スに障害が発生した場合にＬＳＩ間にビットずれが発生
して入出力データの位相ずれが起こる。多重データイン
タフェースを持つシステムにおいてはこの位相ずれを制
御する必要がある。
【０００２】
【従来の技術】従来の多重データ位相制御回路のブロッ
ク構成図を図６に示す。図はＬＳＩＡとＬＳＩＢ間を多
重データによってインタフェースするシステムを示す。 図において、２１はＬＳＩＡのパラレル→シリアル変換
部、２２はＬＳＩＢのシリアル→パラレル変換部、２３
はＬＳＩＡの１／ｎ分周クロック作成部、２４はＬＳＩ
Ｂの１／ｎ分周クロック作成部、２５は遅延制御用のフ
リップフロップを示す。
ク構成図を図６に示す。図はＬＳＩＡとＬＳＩＢ間を多
重データによってインタフェースするシステムを示す。 図において、２１はＬＳＩＡのパラレル→シリアル変換
部、２２はＬＳＩＢのシリアル→パラレル変換部、２３
はＬＳＩＡの１／ｎ分周クロック作成部、２４はＬＳＩ
Ｂの１／ｎ分周クロック作成部、２５は遅延制御用のフ
リップフロップを示す。
【０００３】従来構成ではＬＳＩＡに入力されるシステ
ムフレームパルスによってＬＳＩＡの１／ｎ分周クロッ
ク作成部２３で作成される１／ｎ分周クロックの位相で
、パラレル→シリアル変換部２１から多重データを出力
し、ＬＳＩＢにおいても、ＬＳＩＡと同じシステムフレ
ームパルスによって１／ｎ分周クロック作成部２４で作
成される１／ｎ分周クロックの位相で、シリアル→パラ
レル変換部２２においてｎビットパラレルデータに変換
していた。このようにＬＳＩＡとＬＳＩＢとを同じシス
テムフレームパルスによって、ｎ分周クロックを作成し
、同じ位相で動作することにより、多重データをパラレ
ルに変換する時にビットずれが生じないような回路にし
ていた。しかし、システムフレームパルスが入力されな
かった場合や、ＬＳＩＡとＬＳＩＢとの間にフリップフ
ロップが入ってしまったような場合にはデータの並びに
ずれが発生する状態があった。
ムフレームパルスによってＬＳＩＡの１／ｎ分周クロッ
ク作成部２３で作成される１／ｎ分周クロックの位相で
、パラレル→シリアル変換部２１から多重データを出力
し、ＬＳＩＢにおいても、ＬＳＩＡと同じシステムフレ
ームパルスによって１／ｎ分周クロック作成部２４で作
成される１／ｎ分周クロックの位相で、シリアル→パラ
レル変換部２２においてｎビットパラレルデータに変換
していた。このようにＬＳＩＡとＬＳＩＢとを同じシス
テムフレームパルスによって、ｎ分周クロックを作成し
、同じ位相で動作することにより、多重データをパラレ
ルに変換する時にビットずれが生じないような回路にし
ていた。しかし、システムフレームパルスが入力されな
かった場合や、ＬＳＩＡとＬＳＩＢとの間にフリップフ
ロップが入ってしまったような場合にはデータの並びに
ずれが発生する状態があった。
【０００４】従来例のタイムチャートを図７、図８、図
９に示す。図７は（その１）通常動作時の場合、図８は
（その２）システムフレームパルスが入力されなかった
場合、図９は（その３）ＬＳＩ間にフリップフロップ（
ＦＦ）が入ってしまった場合のタイムチャートを示す。 図はｎ＝４の場合を示し、４ビット構成のデータ１〜４
を１／４分周クロックの位相で、パラレル→シリアル→
パラレルに変換する状態を示す。ＬＳＩＢのシリアル→
パラレル変換部２２は３ビットシフトレジスタとシリア
ル→パラレル変換器とからなる。ＬＳＩＡへのパラレル
データ１〜４が伝送路にシリアルデータとして出力され
、ＬＳＩＢにおける変換部で１／４分周クロックに同期
してパラレルデータ１〜４として送出されるタイムチャ
ートを示す。
９に示す。図７は（その１）通常動作時の場合、図８は
（その２）システムフレームパルスが入力されなかった
場合、図９は（その３）ＬＳＩ間にフリップフロップ（
ＦＦ）が入ってしまった場合のタイムチャートを示す。 図はｎ＝４の場合を示し、４ビット構成のデータ１〜４
を１／４分周クロックの位相で、パラレル→シリアル→
パラレルに変換する状態を示す。ＬＳＩＢのシリアル→
パラレル変換部２２は３ビットシフトレジスタとシリア
ル→パラレル変換器とからなる。ＬＳＩＡへのパラレル
データ１〜４が伝送路にシリアルデータとして出力され
、ＬＳＩＢにおける変換部で１／４分周クロックに同期
してパラレルデータ１〜４として送出されるタイムチャ
ートを示す。
【０００５】図７に示すように通常動作時は、入力デー
タ１〜４はパラレルデータ４〜１として位相ずれせずに
送出されるが、図８のようにシステムフレームパルスが
入力されなかった場合や、図９のようにＬＳＩ間にフリ
ップフロップが挿入された場合は、入力データ１〜４と
パラレルデータ４〜１とは位相がずれて送出されてしま
う。
タ１〜４はパラレルデータ４〜１として位相ずれせずに
送出されるが、図８のようにシステムフレームパルスが
入力されなかった場合や、図９のようにＬＳＩ間にフリ
ップフロップが挿入された場合は、入力データ１〜４と
パラレルデータ４〜１とは位相がずれて送出されてしま
う。
【０００６】
【発明が解決しようとする課題】従来の回路では、ＬＳ
ＩＡとＬＳＩＢに入力されるはずのシステムフレームパ
ルスが入力されなくなった場合、ＬＳＩＡ，ＬＳＩＢ夫
々の１／ｎ分周クロック作成部は自走状態となり、ＬＳ
ＩＡとＬＳＩＢが同じ位相で動作しなくなる可能性があ
り、多重データをパラレルに変換する時にビットずれが
生じてしまう。
ＩＡとＬＳＩＢに入力されるはずのシステムフレームパ
ルスが入力されなくなった場合、ＬＳＩＡ，ＬＳＩＢ夫
々の１／ｎ分周クロック作成部は自走状態となり、ＬＳ
ＩＡとＬＳＩＢが同じ位相で動作しなくなる可能性があ
り、多重データをパラレルに変換する時にビットずれが
生じてしまう。
【０００７】また、ＬＳＩＡとＬＳＩＢ間にマージン確
保の為等でフリップフロップが一段入ってしまった場合
、ＬＳＩＡの１／ｎ分周クロックの位相と多重されたデ
ータの位相にずれが出来てしまい、ＬＳＩＡとＬＳＩＢ
が同じ位相で動作しなくなる可能性があり、多重データ
をパラレルに変換する時にビットずれが生じてしまい、
これを防ぐためには、ＬＳＩＡとＬＳＩＢの間にｎ個の
フリップフロップを入れることによって１／ｎ分周クロ
ックの位相と合わせなければならない。
保の為等でフリップフロップが一段入ってしまった場合
、ＬＳＩＡの１／ｎ分周クロックの位相と多重されたデ
ータの位相にずれが出来てしまい、ＬＳＩＡとＬＳＩＢ
が同じ位相で動作しなくなる可能性があり、多重データ
をパラレルに変換する時にビットずれが生じてしまい、
これを防ぐためには、ＬＳＩＡとＬＳＩＢの間にｎ個の
フリップフロップを入れることによって１／ｎ分周クロ
ックの位相と合わせなければならない。
【０００８】本発明では、上記従来の回路の問題点を解
決し、システムフレームパルスの欠落や、ＬＳＩ間にフ
リップフロップが入った場合に生じるパラレル変換後の
データのビットずれの発生を防止することを目的とする
。
決し、システムフレームパルスの欠落や、ＬＳＩ間にフ
リップフロップが入った場合に生じるパラレル変換後の
データのビットずれの発生を防止することを目的とする
。
【０００９】
【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、多重データによってインタフェ
ースする２種類のＬＳＩをＡとＢとし、１はＬＳＩＡの
ｎビットのパラレルデータをシリアルデータに変換する
パラレル→シリアル変換部、２はＬＳＩＢのシリアルデ
ータをｎビットのパラレルデータに変換するシリアル→
パラレル変換部、３はＬＳＩＢのシリアル→パラレル変
換部で変換されたｎビットのパラレルデータを新しいク
ロックにより乗換えて出力するクロック乗換部、４はシ
ステムのフレームパルスによって作成されるＬＳＩＡの
第１の１／ｎ分周クロック作成部、５はＬＳＩＢに入力
されるｎチャンネルのデータの中からチャンネル１を示
す信号によって作成される第２の１／ｎ分周クロック作
成部、６はシステムのフレームパルスによって作成され
るＬＳＩＢの第３の１／ｎ分周クロック作成部を示す。
１に示す。図において、多重データによってインタフェ
ースする２種類のＬＳＩをＡとＢとし、１はＬＳＩＡの
ｎビットのパラレルデータをシリアルデータに変換する
パラレル→シリアル変換部、２はＬＳＩＢのシリアルデ
ータをｎビットのパラレルデータに変換するシリアル→
パラレル変換部、３はＬＳＩＢのシリアル→パラレル変
換部で変換されたｎビットのパラレルデータを新しいク
ロックにより乗換えて出力するクロック乗換部、４はシ
ステムのフレームパルスによって作成されるＬＳＩＡの
第１の１／ｎ分周クロック作成部、５はＬＳＩＢに入力
されるｎチャンネルのデータの中からチャンネル１を示
す信号によって作成される第２の１／ｎ分周クロック作
成部、６はシステムのフレームパルスによって作成され
るＬＳＩＢの第３の１／ｎ分周クロック作成部を示す。
【００１０】ＬＳＩＡの第１の１／ｎ分周クロック作成
部４によりパラレル→シリアル変換部１を制御してｎビ
ットのパラレルデータをシリアルデータに変換し、該Ｌ
ＳＩＡの第１の１／ｎ分周クロック作成部４からのチャ
ンネル１を示す信号を、ＬＳＩＢの第２の１／ｎ分周ク
ロック作成部５が受信して１／ｎ分周クロックを作成し
、ＬＳＩＢのシリアル→パラレル変換部２に供給して該
１／ｎ分周クロックの位相でｎビットのパラレルデータ
に変換し、該変換されたパラレルデータをクロック乗換
部３に出力して第３の１／ｎ分周クロック作成部６によ
りシステムのフレームパルスによるデータに乗換えるよ
うに構成する。
部４によりパラレル→シリアル変換部１を制御してｎビ
ットのパラレルデータをシリアルデータに変換し、該Ｌ
ＳＩＡの第１の１／ｎ分周クロック作成部４からのチャ
ンネル１を示す信号を、ＬＳＩＢの第２の１／ｎ分周ク
ロック作成部５が受信して１／ｎ分周クロックを作成し
、ＬＳＩＢのシリアル→パラレル変換部２に供給して該
１／ｎ分周クロックの位相でｎビットのパラレルデータ
に変換し、該変換されたパラレルデータをクロック乗換
部３に出力して第３の１／ｎ分周クロック作成部６によ
りシステムのフレームパルスによるデータに乗換えるよ
うに構成する。
【００１１】
【作用】ＬＳＩＡからデータの先頭を示す信号をＬＳＩ
Ｂに送り、その信号によって１／ｎ分周クロックを作成
し、その１／ｎ分周クロックをシリアル→パラレル変換
に用い、パラレル変換した後にシステムのフレームパル
スによって作成された１／ｎ分周クロックに乗換る。
Ｂに送り、その信号によって１／ｎ分周クロックを作成
し、その１／ｎ分周クロックをシリアル→パラレル変換
に用い、パラレル変換した後にシステムのフレームパル
スによって作成された１／ｎ分周クロックに乗換る。
【００１２】したがって、ＬＳＩＡとＬＳＩＢとにシス
テムフレームパルスが入力されない為、１／ｎクロック
作成部が自走状態になり、１／ｎ分周クロックの位相に
ずれが生じた場合や、ＬＳＩＡとＬＳＩＢとの間にフリ
ップフロップが入ったことによって同じ位相で動作しな
くなった場合でも、ＬＳＩＢにおいてデータの先頭のフ
レームパルスによってパラレルに変換されるため、変換
時にビットずれが生じるようなことはなくなる。
テムフレームパルスが入力されない為、１／ｎクロック
作成部が自走状態になり、１／ｎ分周クロックの位相に
ずれが生じた場合や、ＬＳＩＡとＬＳＩＢとの間にフリ
ップフロップが入ったことによって同じ位相で動作しな
くなった場合でも、ＬＳＩＢにおいてデータの先頭のフ
レームパルスによってパラレルに変換されるため、変換
時にビットずれが生じるようなことはなくなる。
【００１３】
【実施例】本発明の実施例のブロック構成図を図２に示
す。図はＬＳＩＡとＬＳＩＢとの間を４ビットのシリア
ルデータでインタフェースした場合を示す。図において
、点線で囲まれた１，２，３はパラレル→シリアル変換
部、シリアル→パラレル変換部、クロック乗換部を示し
、１４，１５，１６はそれぞれ１／４分周器を示す。な
お１７と１８はＬＳＩＡとＬＳＩＢとの間にフリップフ
ロップが挿入される場合のフリップフロップを示す。
す。図はＬＳＩＡとＬＳＩＢとの間を４ビットのシリア
ルデータでインタフェースした場合を示す。図において
、点線で囲まれた１，２，３はパラレル→シリアル変換
部、シリアル→パラレル変換部、クロック乗換部を示し
、１４，１５，１６はそれぞれ１／４分周器を示す。な
お１７と１８はＬＳＩＡとＬＳＩＢとの間にフリップフ
ロップが挿入される場合のフリップフロップを示す。
【００１４】ＬＳＩＡのパラレル→シリアル変換部１は
オアゲートＯＲ１，ＯＲ２，ＯＲ３，ＯＲ４ 、ナンド
ゲートＮＡとよりなり、ＬＳＩＢのシリアル→パラレル
変換部２は３ビットシフトレジスタ１１とシリアル／パ
ラレル変換器１２とからなり、ＬＳＩＢのクロック乗換
部３はクロック乗換器１３からなる。
オアゲートＯＲ１，ＯＲ２，ＯＲ３，ＯＲ４ 、ナンド
ゲートＮＡとよりなり、ＬＳＩＢのシリアル→パラレル
変換部２は３ビットシフトレジスタ１１とシリアル／パ
ラレル変換器１２とからなり、ＬＳＩＢのクロック乗換
部３はクロック乗換器１３からなる。
【００１５】本実施例のタイムチャートを図３、図４、
図５に示す。図３は（その１）通常動作時の場合、図４
は（その２）システムフレームパルスが入力されなかっ
た場合、図５は（その３）ＬＳＩ間にＦＦが挿入されて
しまった場合を示す。図２のブロック構成図と図３、図
４、図５のタイムチャートにおいて、（１） はナンド
ゲートＮＡの出力、（２），（３），（４） は３ビッ
トシフトレジスタ１１からの出力、（５） は１／４分
周器１４の出力、（６） は１／４分周器１５の出力、
（７），（８），（９），（１０）はシリアル／パラレ
ル変換器１２の出力、（１１）は１／４分周器１６の出
力、（１２），（１３），（１４），（１５） はクロ
ック乗換器１３の出力を示す。
図５に示す。図３は（その１）通常動作時の場合、図４
は（その２）システムフレームパルスが入力されなかっ
た場合、図５は（その３）ＬＳＩ間にＦＦが挿入されて
しまった場合を示す。図２のブロック構成図と図３、図
４、図５のタイムチャートにおいて、（１） はナンド
ゲートＮＡの出力、（２），（３），（４） は３ビッ
トシフトレジスタ１１からの出力、（５） は１／４分
周器１４の出力、（６） は１／４分周器１５の出力、
（７），（８），（９），（１０）はシリアル／パラレ
ル変換器１２の出力、（１１）は１／４分周器１６の出
力、（１２），（１３），（１４），（１５） はクロ
ック乗換器１３の出力を示す。
【００１６】（その１）図３の通常動作時の場合、ＬＳ
ＩＡでは１／４分周器１４で作成した１／４分周信号１
〜４によって、パラレル→シリアル変換部１においてパ
ラレルデータ１〜４をシリアルデータに変換してＬＳＩ
Ｂに（１）信号を出力している。また、シリアルデータ
の先頭（パラレルデータ１の位置）を示すＦＰ（５）
もＬＳＩＢに出力している。ＬＳＩＢでは、シリアルデ
ータを３ビットシフトレジスタ１１で３ビットシフトさ
せ、先頭ＦＰによって（５） で作成した１／４分周ク
ロック（６） でパラレルに変換し、変換されたパラレ
ルデータ（７），（８），（９），（１０）を１／４分
周クロック（１１）でクロック乗換えを行い、パラレル
データ（１２），（１３），（１４），（１５） を出
力している。
ＩＡでは１／４分周器１４で作成した１／４分周信号１
〜４によって、パラレル→シリアル変換部１においてパ
ラレルデータ１〜４をシリアルデータに変換してＬＳＩ
Ｂに（１）信号を出力している。また、シリアルデータ
の先頭（パラレルデータ１の位置）を示すＦＰ（５）
もＬＳＩＢに出力している。ＬＳＩＢでは、シリアルデ
ータを３ビットシフトレジスタ１１で３ビットシフトさ
せ、先頭ＦＰによって（５） で作成した１／４分周ク
ロック（６） でパラレルに変換し、変換されたパラレ
ルデータ（７），（８），（９），（１０）を１／４分
周クロック（１１）でクロック乗換えを行い、パラレル
データ（１２），（１３），（１４），（１５） を出
力している。
【００１７】（その２）図４のシステムフレームパルス
が入力されなかった場合、１／４分周器１４と１６はそ
れぞれ自走状態となるため異なる位相となるが、１／４
分周器１５によりシリアルデータの先頭ＦＰによってパ
ラレルに変換された後、１／４分周器１６に乗換を行う
ため、データの並びにずれを生じることはなくなる。ま
た（その３）図５のＬＳＩ間にＦＦ１７が入った場合に
は、シリアルデータの先頭ＦＰに同じ数のＦＦ１８を入
れれば、パラレル変換時にデータのずれを生じることは
なくなり、多くのＦＦを入れてビットの位相を合わせる
必要はなくなる。
が入力されなかった場合、１／４分周器１４と１６はそ
れぞれ自走状態となるため異なる位相となるが、１／４
分周器１５によりシリアルデータの先頭ＦＰによってパ
ラレルに変換された後、１／４分周器１６に乗換を行う
ため、データの並びにずれを生じることはなくなる。ま
た（その３）図５のＬＳＩ間にＦＦ１７が入った場合に
は、シリアルデータの先頭ＦＰに同じ数のＦＦ１８を入
れれば、パラレル変換時にデータのずれを生じることは
なくなり、多くのＦＦを入れてビットの位相を合わせる
必要はなくなる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ＬＳＩ間を多重データでインタフェースする場合におい
て、システムフレームパルスの欠落や、ＬＳＩ間にＦＦ
が入った場合に生じる、パラレル変換後のデータのビッ
トずれの防止に寄与するところが大きい。
ＬＳＩ間を多重データでインタフェースする場合におい
て、システムフレームパルスの欠落や、ＬＳＩ間にＦＦ
が入った場合に生じる、パラレル変換後のデータのビッ
トずれの防止に寄与するところが大きい。
【図１】 本発明の原理構成図
【図２】 実施例のブロック構成図
【図３】 実施例のタイムチャート（その１）
【図４
】 実施例のタイムチャート（その２）
】 実施例のタイムチャート（その２）
【図５】
実施例のタイムチャート（その３）
実施例のタイムチャート（その３）
【図６】 従来例
のブロック構成図
のブロック構成図
【図７】 従来例のタイムチャート（その１）
【図８
】 従来例のタイムチャート（その２）
】 従来例のタイムチャート（その２）
【図９】
従来例のタイムチャート（その３）
従来例のタイムチャート（その３）
１，２１ パラレル→シリアル変換部２，２２ シ
リアル→パラレル変換部３ クロック乗換部 ４ 第１の１／ｎ分周クロック作成部５ 第２の１
／ｎ分周クロック作成部６ 第３の１／ｎ分周クロッ
ク作成部１１ ３ビットシフトレジスタ １２ シリアル→パラレル変換器 １３ クロック乗換器 １４，１５，１６ １／４分周器
リアル→パラレル変換部３ クロック乗換部 ４ 第１の１／ｎ分周クロック作成部５ 第２の１
／ｎ分周クロック作成部６ 第３の１／ｎ分周クロッ
ク作成部１１ ３ビットシフトレジスタ １２ シリアル→パラレル変換器 １３ クロック乗換器 １４，１５，１６ １／４分周器
Claims (1)
- 【請求項１】 多重データによってインタフェースす
る２種類のＬＳＩＡとＬＳＩＢを有するシステムにおい
て、ＬＳＩＡにｎビットのパラレルデータをシリアルデ
ータに変換するパラレル→シリアル変換部（１）と、シ
ステムのフレームパルスによってクロックを作成する第
１の１／ｎクロック作成部（４）を有し、ＬＳＩＢにシ
リアルデータをｎビットのパラレルデータに変換するシ
リアル→パラレル変換部（２）と、データのチャンネル
１を示す信号によりクロックを作成する第２の１／ｎク
ロック作成部（５）と、システムのフレームパルスによ
ってクロックを作成する第３の１／ｎクロック作成部（
６）と、該ＬＳＩＢのシリアル→パラレル変換部（２）
で変換されたｎビットのパラレルデータを該第３の１／
ｎクロック作成部（６）で作成したクロックにより乗換
えて出力するクロック乗換部（３）を有し、ＬＳＩＡの
第１の１／ｎ分周クロック作成部（４）によりパラレル
→シリアル変換部（１）を制御してｎビットのパラレル
データをシリアルデータに変換し、該ＬＳＩＡの第１の
１／ｎ分周クロック作成部（４）からのチャンネル１を
示す信号を、ＬＳＩＢの第２の１／ｎ分周クロック作成
部（５）が受信して１／ｎ分周クロックを作成し、ＬＳ
ＩＢのシリアル→パラレル変換部（２）に供給して該１
／ｎ分周クロックの位相でｎビットのパラレルデータに
変換し、該変換されたパラレルデータをクロック乗換部
（３）に出力して第３の１／ｎ分周クロック作成部（６
）によりシステムのフレームパルスによるデータに乗換
えることを特徴とする多重データ位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136042A JPH04360430A (ja) | 1991-06-07 | 1991-06-07 | 多重データ位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136042A JPH04360430A (ja) | 1991-06-07 | 1991-06-07 | 多重データ位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360430A true JPH04360430A (ja) | 1992-12-14 |
Family
ID=15165821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136042A Pending JPH04360430A (ja) | 1991-06-07 | 1991-06-07 | 多重データ位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321667A (ja) * | 1994-05-30 | 1995-12-08 | Nec Corp | Ｌｓｉ入出力信号制御回路 |
| JP2008085635A (ja) * | 2006-09-27 | 2008-04-10 | Sony Computer Entertainment Inc | 信号送信方法、信号受信方法および送信回路、受信回路 |
| JP2012161066A (ja) * | 2011-01-31 | 2012-08-23 | Sk Hynix Inc | 半導体装置 |
-
1991
- 1991-06-07 JP JP3136042A patent/JPH04360430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321667A (ja) * | 1994-05-30 | 1995-12-08 | Nec Corp | Ｌｓｉ入出力信号制御回路 |
| JP2008085635A (ja) * | 2006-09-27 | 2008-04-10 | Sony Computer Entertainment Inc | 信号送信方法、信号受信方法および送信回路、受信回路 |
| JP2012161066A (ja) * | 2011-01-31 | 2012-08-23 | Sk Hynix Inc | 半導体装置 |
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