JPH01199255A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １度立夏 本発明は情報処理システムに関し、特にマイクロプロセ
ッサと、このマイクロプロセッサによって制御されて動
作する複数のユニットとからなる情報処理システムに関
する。

Ｋ産肱亘 従来、この種の情報処理システムにおいては、メインプ
ロセッサに接続される入出力装置が、ＣＰＵバスによる
接続が不可能なほどメインプロセッサよりも遠方にある
場合には、通常の通信線によるデータ伝送では入出力装
置に単純なデータを送ることしかできず、メインプロセ
ッサによる入出力装置の制御は行えなかった。

そこで、このメインプロセッサによって入出力装置の制
御を行うために、入出力装置側に別のマイクロプロセッ
サを設け、これらメインプロセッサと入出力装置側のマ
イクロプロセッサとの間でデータ伝送を行って、入出力
装置側のマイクロプロセッサにより入出力装置の制御が
行われている。

すなわち、第２図に示すように、マイクロプロセッサ４
１を含むユニット４の送受信回路４３と、入出力装置５
４．６４を含むユニット５．６の送受信回路５１．６１
とは通信線２０２により接続され、ユニット４とユニッ
ト５．６との間でのデータ伝送はある通信規約にしたが
って直列信号により行われている。

ユニット４においては、マイクロプロセッサ４１からの
並列信号のデータおよび制御信号はＣＰＵバス２０１を
介して直並列変換回路４２に送られ、この並列信号のデ
ータおよび制御信号が直並列変換回路４２で直列信号に
変換され、送受信回路４３から通信線２０２を介してユ
ニット５．６の送受信回路５１．６１夫々に送られてい
る。

ユニット５．６では通信線２０２を介して送られてきた
ユニット４からのデータおよび制御信号が送受信回路５
１．６１で受信されると、これらデータおよび制御信号
は直並列変換回路５２．６２で並列信号に変換され、Ｃ
ＰＵバス２０３，２０５を介してマイクロプロセッサ５
３．６３に送られる。

マイクロプロセッサ５３．６３ではこれらデータおよび
制御信号に応じてＣＰＵバス２０４．２０６を介して入
出力装置５４．６４の制御を行う。

すなわち、入出力装置５４．６４はＣＰＵバス２０４．
２０６を介して行われるマイクロプロセッサ５３．６３
からの制御により図示せぬ外部装置との間でのデータの
受渡しを行っている。

このような従来の情報処理システムでは、入出力装置５
４．６４を含むユニット５．６にマイクロプロセッサ５
３．６３を夫々設け、マイクロプロセッサ４１からのデ
ータおよび制御信号に応じてマイクロプロセッサ５３．
６３が入出力装置５４．６４を制御するようにしていた
ので、入出力装置５４．６４に汎用性を持たせるために
マイクロプロセッサ５３．６３を必要とするという問題
点がある。

このため、ハードウェア量が増大するとともにシステム
が複雑になり、ユニット４とユニット５゜６との間の通
信規約を意識したマイクロプロセッサ４１およびマイク
ロプロセッサ５３．６３に対するソフト開発が必要にな
って、ソフト開発に対する負担が大きくなるという問題
点がある。

ｉ匪ゑ１週 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、入出力装置側にマイクロプロセッサを
設けることなく入出力装置に汎用性を持たせることがで
き、ハードウェア量を削減してシステムを簡略化し、ソ
フト開発に対する負担を軽減することができる情報処理
システムの提供を目的とする。

九肌立璽羞 本発明による情報処理システムは、マイクロプロセッサ
を含んで構成される第１のユニットと、入出力装置を含
んで構成される第２のユニットとの間において直列信号
によりデータ伝送を行う情報処理システムであって、前
記第１のユニットに、前記マイクロプロセッサにおける
システムクロックのｍ倍（ｍは２より大なる整数）の速
さの高速クロックを供給するクロック供給手段と、前記
クロック供給手段により供給される前記高速クロックに
同期して前記マイクロプロセッサから出力されたＣＰＵ
バス上の並列データを前記直列信号に変換する手段とを
設け、前記第２のユニットに、前記クロック供給手段と
、前記クロック供給手段により供給される前記高速クロ
ックに同期して前記直列信号を前記ＣＰＵバス上の並列
データに復元する手段とを設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理シス
テムは、マイクロプロセッサ１１を含むユニット１と、
入出力装置２３．３３を含むユニット２，３とにより構
成されており、ユニット１とユニット２．３とは通信線
１０３により夫々接続されている。

ユニット１はマイクロプロセッサ１１と、直並列変換回
路１２と、送受信回路１３とにより構成されており、マ
イクロプロセッサ１１と直並列変換回路１２とはＣＰＵ
バス１０１を介して接続されている。この直並列変換回
路１２はラッチ回路１２−１と、シフトレジスタ１２−
２と、ｃｐｕバス制御回路１２−３と、発振分周回路１
２−４とにより構成されている。

ユニット２は送受信口ｖ＠２１と、直並列変換回路２２
と、入出力装置２３とにより構成されており、直並列変
換回路２２と入出力装置２３とはＣＰＵバス１０５を介
して接続されている。この直並列変換回路２２はシフト
レジスタ２２−１と、ラッチ回路２２−２と、ＣＰＵバ
ス制御回路２２−３と、発振分周回路２２−４とにより
構成されている。

ユニット３は送受信回路３１と、直並列変換回路３２と
、入出力装置３３とにより構成されており、直並列変換
回路３２と入出力装置３３とはＣＰＵバス１０７を介し
て接続されている。この直並列変換回路３２はユニット
２の直並列変換回路２２と同様の構成であり、同様の動
作を行う。

上述のユニット１とユニット２とにおける処理動作につ
いて第１図を用いて説明する。

ユニット１のマイクロプロセッサ１１はユニット２の入
出力装置２３を制御して図示せぬ外部装置との間でデー
タの受渡しを行わせるために、並列信号のデータおよび
制御信号をＣＰｔＪバス１０１上に出力する。

直並列変換回路１２においては、マイクロプロセッサ１
１からＣＰＵバス１０１上に出力されたデータおよび制
御信号をラッチ回路１２−１でラッチし、ラッチ回路１
２−１はこのデータおよび制御信号をＣＰＵバス制御回
路１２−３の制御の下にＣＰＵバス１０２を介してシフ
トレジスタ１２−２に送出する。

シフトレジスタ１２−２はＣＰＵバス制御回路１２−３
の制御の下に発振分周回路１２−４からのクロック信号
に同期してシフト動作を行い、ラッチ回路１２−１から
のデータおよび制御信号を直列信号に変換して送受信回
路１３に送出する。

ここで、発振分周回路１２−４はマイクロプロセッサ１
１において用いられているクロック信号のｍ倍（ｍは２
より大なる整数）の速さの高速なりロック信号を作成し
てシフトレジスタ１２−２とＣＰＵバス制御回路１２−
３とに供給する。

すなわち、発振分周回路１２−４はマイクロプロセッサ
１１がＣＰＵバス１０１上にデータおよび制御信号を出
力してから次のデータおよび制御信号を出力するまでの
間に、並列信号であるデータおよび制御信号をシフトレ
ジスタ１２−２が直列信号に変換し、送受信回路１３か
ら出力できるような高速のクロック信号を作成し、この
高速なりロック信号をシフトレジスタ１２−２とＣＰＵ
バス制御回路１２−３とに供給していることになる。

また、ＣＰＵバス制御回路１２−３は発振分周回路１２
−４からのクロック信号に同期して動作し、マイクロプ
ロセッサ１１から出力されるデータおよび制御信号ある
いは送受信回路１３を介してシフトレジスタ１２−２に
セットされたデータに応じて制御信号をラッチ回路１２
−１およびシフトレジスタ１２−２に出力する。

送受信回路１３はシフトレジスタ１２−２で変換された
直列信号をユニット間通信に適した電気的特性を有する
直列信号に変換し、通信線１０３を介してユニット２に
送出する。ここで、通信線１０３は高速にシフト動作を
行っているシフトレジスタ１２−２からの直列信号が次
々に入力される送受信回路１３からのデータを高速に伝
送できるような伝送路である。

ユニット２においては、ユニット１からの直列信号が送
受信回路２１により受信されると、この直列信号は送受
信回路２１で元の直列信号に変換されて直並列変換回路
２２のシフトレジスタ２２−１にセットされる。

シフトレジスタ２２−１は送受信回路２１からの直列信
号がセットされると、ＣＰＵバス制御回路２２−３の制
御の下に発振分周回路２２−４からのクロック信号に同
期してシフト動作を行い、送受信回路２１からの直列信
号を並列信号のデータおよび制御信号、すなわちマイク
ロプロセッサ１１から送出されたデータおよび制御信号
に変換してラッチ回路２２−２に送出する。

ここで、発振分周回路２２−４はユニット１の発振分周
回路１２−４と同様に高速なりロック信号を作成してい
る。つまり、発振分周回路２２−４はマイクロプロセッ
サ１１において用いられているクロック信号のｍ倍の速
さの高速なりロック信号を作成し、シフトレジスタ２２
−１とＣＰＵバスｆｉｉｌＪ１１回路２２−３とに供給
しているのである。

また、ＣＰＵバス制御回路２２−３は発振分周回路２２
−４からのクロック信号に同期して動作し、送受信回路
２１を介してシフトレジスタ２２−１にセットされた直
列信号あるいはラッチ回路２２−２に入力されるデータ
に応じて制御信号をシフトレジスタ２２−１およびラッ
チ回路２２−２に出力する。

したがって、シフトレジスタ２２−１は発振分周回路２
２−４から供給される高速なりロック信号により、ＣＰ
Ｕバス制御回路２２−３の制御の下に高速なシフト動作
を行って送受信回路２１からの直列信号を並列信号のデ
ータおよび制御信号に変換し、このデータおよび直列信
号をＣＰＵバス１０４を介してラッチ回路２２−２に送
出する。

ラッチ回路２２−２ではシフトレジスタ２２−１からの
データおよび直列信号が入力されると、このデータおよ
び直列信号をＣＰＵバス制御回路２２−３の制御の下に
ラッチし、ＣＰＵバス１０５を介して入出力装置２３に
送出する。

すなわち、入出力装置２３はマイクロプロセッサ１１が
ＣＰＵバス１０１上にデータおよび制御信号を出力する
のと同じ速さでラッチ回路２２−２からのデータおよび
制御信号を受取ることができる。

これにより、ユニット２の入出力装置２３はユニット１
のマイクロプロセッサ１１と直接接続されているかの如
く動作することが可能となる。

入出力装置２３はラッチ回路２２−２からのデータお・
よび制御信号により制御され、入出力装置２３と外部装
置との間でデータの受渡しが行われる。

この外部装置からユニット１のマイクロプロセッサ１１
へのデータの受渡しは、上述の処理動作の信号の流れと
同様にして、ユニット２の入出力装置２３からユニット
１のマイクロプロセッサ１１へと行われる。

また、ユニット１からユニット３への信号の流れ、ある
いはユニット３からユニット１への信号の流れも、上述
の処理動作の信号の流れと同様にして行われる。

このように、ユニット１のマイクロプロセッサ１１から
の並列信号のデータおよび制御信号に対する直並列変換
回路１２における直列信号への変換を、発振分周回路１
２−４から供給される高速なりロック信号に同期して高
速に行い、この変換された直列信号をユニット２．３に
送出し、ユニット１からの直列信号をユニット２，３の
直並列変換回路２２．３２により高速に元の並列信号の
データおよび制御信号に復元し、これらの信号により入
出力装置２３．３３を制御するようにすることによって
、マイクロプロセッサ１１の遠方に設けられた入出力装
置２３．３３があたかもマイクロプロセッサ１１と直接
接続されているかの如く動作させることができる。

したがって、ユニット１のマイクロプロセッサ１１はユ
ニット間のデータ伝送の送受信を意識することなく複数
のユニット２．３に接続することができ、それらユニッ
ト２．３の入出力装置２３゜３３を制御することができ
る。よって、ユニット２．３にマイクロプロセッサを設
けることなく、マイクロプロセッサ１１からの制御によ
ってそれら入出力装置２３．３３に様々な処理動作を行
わせることができ、入出力装！２３．３３に汎用性を持
たせることができる。

また、入出力装置２３．３３に対する制御をマイクロプ
ロセッサ１１から行えるので、マイクロプロセッサ１１
のソフト開発のみで済み、ソフト開発を容易に行え、ソ
フト開発に対する負担を軽減することができる。

さらに、従来入出力装置に対応して設けられていたマイ
クロプロセッサが不要となるので、ハードウェア量を削
減することができるとともに、システムを簡略化するこ
とができ、このマイクロプロセッサに伴う周辺回路やソ
フト開発も不要となってコストダウンが可能となる。

ｉ匪Ω皇１ 以上説明したように本発明によれば、マイクロプロセッ
サを含んで構成される第１のユニットと、入出力装置を
含んで構成される第２のユニットとに夫々このマイクロ
プロセッサにおけるシステムクロックのｍ倍（ｍは２よ
り大なる整数）の速さの高速クロックを供給するクロッ
ク供給手段を設け、第１のユニットにおいてはクロック
供給手段から供給される高速クロックに同期してマイク
ロプロセッサから出力されたＣＰＵバス上の並列データ
を直列信号に変換し、第２のユニットにおいてはクロッ
ク供給手段により供給される高速クロックに同期して第
１のユニットからの直列信号をＣＰＵバス上の並列デー
タに復元するようにすることによって、入出力装置側に
マイクロプロセッサを設けることなく入出力装置に汎用
性を持たせることができ、ハードウェア量を削減してシ
ステムを簡略化し、ソフト開発に対する負担を軽減する
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １１・・・・・・マイクロプロセッサ １２・・・・・・直並列変換回路 １３・・・・・・送受信回路 １２−２・・・・・・シフトレジスタ １２−３・・・・・・ＣＰＵバス制御回路１２−４・・
・・・・発振分周回路 ２１．３１・・・・・・送受信回路 ２２．３２・・・・・・直並列変換回路２３．３３・・
・・・・入出力装置 ２２−１・・・・・・シフトレジスタ ２２−３・・・・・・ＣＰＵバス制御回路２２−４・・
・・・・発振分周回路

Claims (1)

【特許請求の範囲】
1. （１）マイクロプロセッサを含んで構成される第１のユ
   ニットと、入出力装置を含んで構成される第２のユニッ
   トとの間において直列信号によりデータ伝送を行う情報
   処理システムであつて、前記第１のユニットに、前記マ
   イクロプロセッサにおけるシステムクロックのｍ倍（ｍ
   は２より大なる整数）の速さの高速クロックを供給する
   クロック供給手段と、前記クロック供給手段により供給
   される前記高速クロックに同期して前記マイクロプロセ
   ッサから出力されたＣＰＵバス上の並列データを前記直
   列信号に変換する手段とを設け、前記第２のユニットに
   、前記クロック供給手段と、前記クロック供給手段によ
   り供給される前記高速クロックに同期して前記直列信号
   を前記ＣＰＵバス上の並列データに復元する手段とを設
   けたことを特徴とする情報処理システム。