JPH04361179A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04361179A JPH04361179A JP3136425A JP13642591A JPH04361179A JP H04361179 A JPH04361179 A JP H04361179A JP 3136425 A JP3136425 A JP 3136425A JP 13642591 A JP13642591 A JP 13642591A JP H04361179 A JPH04361179 A JP H04361179A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock signal
- circuit
- input
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 31
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、ロジックテスタを使用して内部の論理回路の動作試
験する回路に関する。
し、ロジックテスタを使用して内部の論理回路の動作試
験する回路に関する。
【０００２】
【従来の技術】最近、半導体集積回路装置（以下ＬＳＩ
と略す）は回路の種類が多種多様となりしかもＬＳＩに
収納される回路数も増加される傾向にある。又、数年前
には収納される回路数は数万ゲートの規模であったが、
近い将来には数十万〜数百万ゲートの回路規模として実
用化される方向にある。
と略す）は回路の種類が多種多様となりしかもＬＳＩに
収納される回路数も増加される傾向にある。又、数年前
には収納される回路数は数万ゲートの規模であったが、
近い将来には数十万〜数百万ゲートの回路規模として実
用化される方向にある。
【０００３】ＬＳＩに収納される回路数の増加に伴ない
、ＬＳＩのチップサイズが大型化され、かつＬＳＩに要
求される動作性能が高くなっており動作周波数のスピー
ドがアップされている。
、ＬＳＩのチップサイズが大型化され、かつＬＳＩに要
求される動作性能が高くなっており動作周波数のスピー
ドがアップされている。
【０００４】図３に示すようなブロックからなる従来の
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値外
部の比較回路で比較して試験する。
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値外
部の比較回路で比較して試験する。
【０００５】次にＬＳＩの動作をさらに詳しく説明する
。入力データＳ１は入力バッファ１に入力され、入力バ
ッファ１の出力はデータ線８を経由してＡＮＤ回路，Ｎ
ＡＮＤ回路，ＯＲ回路等から構成される組合せ回路及び
レジスタ等から成る組合せ論理回路２に送出される。 組合せ論理回路２の出力信号はデータ線９を経由してＲ
ＡＭ等から構成されるメモリ回路３に入力され、さらに
メモリ回路３の出力はデータ線１０を経由して組合せ論
理回路２ａに送出される。組合せ論理回路２ａの出力信
号はデータ線１１を経由して出力バッファ４に入力され
、さらに出力バッファ４の出力信号は出力データＳ２と
してＬＳＩの外部に出力される。
。入力データＳ１は入力バッファ１に入力され、入力バ
ッファ１の出力はデータ線８を経由してＡＮＤ回路，Ｎ
ＡＮＤ回路，ＯＲ回路等から構成される組合せ回路及び
レジスタ等から成る組合せ論理回路２に送出される。 組合せ論理回路２の出力信号はデータ線９を経由してＲ
ＡＭ等から構成されるメモリ回路３に入力され、さらに
メモリ回路３の出力はデータ線１０を経由して組合せ論
理回路２ａに送出される。組合せ論理回路２ａの出力信
号はデータ線１１を経由して出力バッファ４に入力され
、さらに出力バッファ４の出力信号は出力データＳ２と
してＬＳＩの外部に出力される。
【０００６】一方、メモリ回路３を組合せ論理回路２と
組合せ論理回路２ａから切り離して、メモリ回路３を電
気的に試験する場合はデータ線１２とデータ線１３のパ
スが利用される。
組合せ論理回路２ａから切り離して、メモリ回路３を電
気的に試験する場合はデータ線１２とデータ線１３のパ
スが利用される。
【０００７】
【発明が解決しようとする課題】この従来のＬＳＩの論
理特性を試験するのに、ＬＳＩの動作確認のために外部
のロジックテスタからＬＳＩに印加されるクロック信号
の周波数がＬＳＩの実動作周波数と比較してかけ離れた
状況になりつつある。
理特性を試験するのに、ＬＳＩの動作確認のために外部
のロジックテスタからＬＳＩに印加されるクロック信号
の周波数がＬＳＩの実動作周波数と比較してかけ離れた
状況になりつつある。
【０００８】例えばロジックテスタの動作周波数が数Ｍ
Ｈｚなのに、ＬＳＩの実動作周波数が２０〜１００ＭＨ
ｚとかけ離れている場合、ＬＳＩが実際に動作する高速
時の性能で試験できないという問題があった。
Ｈｚなのに、ＬＳＩの実動作周波数が２０〜１００ＭＨ
ｚとかけ離れている場合、ＬＳＩが実際に動作する高速
時の性能で試験できないという問題があった。
【０００９】
【課題を解決するための手段】本発明のＬＳＩは、クロ
ック端子からクロック入力節点を介してクロック信号を
入力する組合せ論理回路またはメモリ回路を含む内部回
路の論理動作を試験する場合に、外部のロジックテスタ
からテスト用入力データを前記内部回路に入力してテス
ト用出力データを出力する半導体集積回路において、前
記クロック端子とクロック入力節点との間に、前記クロ
ック信号に同期する副クロック信号および試験モード信
号を二つの入力端に入力して出力端から前記クロック入
力節点に前記クロック信号の（１／ｎ）周期の内部クロ
ック信号を供給するクロック（１／ｎ）分周回路を有す
るテスト用クロック信号発生部を挿入して構成されてい
る。
ック端子からクロック入力節点を介してクロック信号を
入力する組合せ論理回路またはメモリ回路を含む内部回
路の論理動作を試験する場合に、外部のロジックテスタ
からテスト用入力データを前記内部回路に入力してテス
ト用出力データを出力する半導体集積回路において、前
記クロック端子とクロック入力節点との間に、前記クロ
ック信号に同期する副クロック信号および試験モード信
号を二つの入力端に入力して出力端から前記クロック入
力節点に前記クロック信号の（１／ｎ）周期の内部クロ
ック信号を供給するクロック（１／ｎ）分周回路を有す
るテスト用クロック信号発生部を挿入して構成されてい
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例のブロック図であり
、図２は図１のブロックの動作を説明するためのクロッ
ク信号のタイムチャートである。
説明する。図１は本発明の一実施例のブロック図であり
、図２は図１のブロックの動作を説明するためのクロッ
ク信号のタイムチャートである。
【００１１】図１においてＬＳＩの入力バッファ１，組
合せ論理回路２，メモリ回路３，組合せ論理回路２ａお
よび出力バッファ４のカスケード接続部は、図３に示し
た従来のＬＳＩと同一回路構成で、そのクロック入力節
点Ｎとクロック入力端子Ｔ３との間にテスト用クロック
信号発生部２０を挿入している。テスト用クロック信号
発生部２０は一方の入力端がクロック入力端子Ｔ３に、
他方の入力端が副クロック信号Ｓ４の（１／ｎ）クロッ
ク信号Ｓ６を入力し、試験モード信号Ｓ５により内部出
力クロック信号Ｓ７を切換えるセレクタ５とを有してい
る。
合せ論理回路２，メモリ回路３，組合せ論理回路２ａお
よび出力バッファ４のカスケード接続部は、図３に示し
た従来のＬＳＩと同一回路構成で、そのクロック入力節
点Ｎとクロック入力端子Ｔ３との間にテスト用クロック
信号発生部２０を挿入している。テスト用クロック信号
発生部２０は一方の入力端がクロック入力端子Ｔ３に、
他方の入力端が副クロック信号Ｓ４の（１／ｎ）クロッ
ク信号Ｓ６を入力し、試験モード信号Ｓ５により内部出
力クロック信号Ｓ７を切換えるセレクタ５とを有してい
る。
【００１２】入力バッファ１から出力バッファ４までの
カスケード接続部の動作は、前述の従来の技術で説明し
た図３のブロックの動作と同様である。
カスケード接続部の動作は、前述の従来の技術で説明し
た図３のブロックの動作と同様である。
【００１３】クロック入力節点Ｎから組合せ論理回路２
，２ａとメモリ回路３に供給される内部クロック信号Ｓ
７としては、試験モード信号Ｓ５の論理が“０”又は“
１”であるかによって主クロック信号Ｓ３又はクロック
（１／ｎ）分周回路６の出力する（１／ｎ）クロック信
号Ｓ６のいずれかが選択される。
，２ａとメモリ回路３に供給される内部クロック信号Ｓ
７としては、試験モード信号Ｓ５の論理が“０”又は“
１”であるかによって主クロック信号Ｓ３又はクロック
（１／ｎ）分周回路６の出力する（１／ｎ）クロック信
号Ｓ６のいずれかが選択される。
【００１４】さらに、試験モード信号Ｓ５が論理“１”
の場合のみ、クロック（１／ｎ）分周回路６が作動し、
図２に示すように主クロック信号に同期している副クロ
ック信号Ｓ４を基準にそのクロック周期Ｔ１の（１／１
０）に分周されたクロック周期Ｔ２である（１／ｎ）ク
ロック信号Ｓ６がクロック（１／ｎ）分周回路６から出
力される。
の場合のみ、クロック（１／ｎ）分周回路６が作動し、
図２に示すように主クロック信号に同期している副クロ
ック信号Ｓ４を基準にそのクロック周期Ｔ１の（１／１
０）に分周されたクロック周期Ｔ２である（１／ｎ）ク
ロック信号Ｓ６がクロック（１／ｎ）分周回路６から出
力される。
【００１５】次に図１及び図２を参照してＬＳＩの電気
的試験について詳細に説明する。はじめにＬＳＩを試験
するテスタからＬＳＩに印加するクロックをテスタの基
本クロックの（１／２）に分周しておき、そのクロック
信号をＬＳＩの副クロック信号Ｓ４としてテスト用クロ
ック信号発生部２０のクロック１／ｎ分周回路６に入力
する。
的試験について詳細に説明する。はじめにＬＳＩを試験
するテスタからＬＳＩに印加するクロックをテスタの基
本クロックの（１／２）に分周しておき、そのクロック
信号をＬＳＩの副クロック信号Ｓ４としてテスト用クロ
ック信号発生部２０のクロック１／ｎ分周回路６に入力
する。
【００１６】次に試験モード信号Ｓ５を論理“１”に設
定し、クロック（１／ｎ）分周回路６を作動させ、副ク
ロック信号Ｓ４の（１／１０）に分周された（１／ｎ）
クロック信号Ｓ６がクロック入力節点Ｎを介して組合せ
論理回路２，２ａとメモリ回路３のそれぞれのクロック
端に供給される。
定し、クロック（１／ｎ）分周回路６を作動させ、副ク
ロック信号Ｓ４の（１／１０）に分周された（１／ｎ）
クロック信号Ｓ６がクロック入力節点Ｎを介して組合せ
論理回路２，２ａとメモリ回路３のそれぞれのクロック
端に供給される。
【００１７】そして、前もってＬＳＩの論理回路を有効
的に活性化するようにシミュレーションされたＬＳＩの
入力データに特定の値（“０”又は“１”）を設定して
試験する方式およびスキャンパス方式を並用した電気的
試験を実施する。
的に活性化するようにシミュレーションされたＬＳＩの
入力データに特定の値（“０”又は“１”）を設定して
試験する方式およびスキャンパス方式を並用した電気的
試験を実施する。
【００１８】本実施例ではテスタ側のクロック周期がＴ
１，ＬＳＩ側のクロック周期がＴ２と異なるが、ＬＳＩ
内の論理段数と論理構成に対応させて、あらかじめ前記
Ｔ１とＴ２との同期がとれ、ＬＳＩの出力データＳ２と
あらかじめシミュレーションして求めてある期待値とを
外部の比較回路で比較して、ＬＳＩを実動クロックに近
いテスタのクロックの２０倍の周波数で動作試験ができ
る。
１，ＬＳＩ側のクロック周期がＴ２と異なるが、ＬＳＩ
内の論理段数と論理構成に対応させて、あらかじめ前記
Ｔ１とＴ２との同期がとれ、ＬＳＩの出力データＳ２と
あらかじめシミュレーションして求めてある期待値とを
外部の比較回路で比較して、ＬＳＩを実動クロックに近
いテスタのクロックの２０倍の周波数で動作試験ができ
る。
【００１９】
【発明の効果】以上説明したように本発明は、ＬＳＩに
クロック分周回路を内蔵させ、ＬＳＩを試験モードに設
定した時のみ上記クロック分周回路が作動し、本来ＬＳ
Ｉに要求されているＬＳＩの動作周波数に近い状態でし
かも短時間に電気的試験を実施できるという効果を有す
る。
クロック分周回路を内蔵させ、ＬＳＩを試験モードに設
定した時のみ上記クロック分周回路が作動し、本来ＬＳ
Ｉに要求されているＬＳＩの動作周波数に近い状態でし
かも短時間に電気的試験を実施できるという効果を有す
る。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を説明するためのクロッ
ク信号のタイムチャートである。
ク信号のタイムチャートである。
【図３】従来の半導体集積回路装置の一例のブロック図
である。
である。
１ 入力バッファ
２，２ａ 組合せ論理回路
３ メモリ回路
４ 出力バッファ
５ セレクタ
６ クロック（１／ｎ）分周回路８〜１３
データ線 Ｓ１ 入力データ Ｓ２ 出力データ Ｓ３ 主クロック信号 Ｓ４ 副クロック信号 Ｓ５ 試験モード信号 Ｓ６ （１／ｎ）クロック信号 Ｓ７ クロック信号
データ線 Ｓ１ 入力データ Ｓ２ 出力データ Ｓ３ 主クロック信号 Ｓ４ 副クロック信号 Ｓ５ 試験モード信号 Ｓ６ （１／ｎ）クロック信号 Ｓ７ クロック信号
Claims (1)
- 【請求項１】 クロック端子からクロック入力節点を
介してクロック信号を入力する組合せ論理回路またはメ
モリ回路を含む内部回路の論理動作を試験する場合に、
外部のロジックテスタからテスト用入力データを前記内
部回路に入力してテスト用出力データを出力する半導体
集積回路において、前記クロック端子とクロック入力節
点との間に、前記クロック信号に同期する副クロック信
号および試験モード信号を二つの入力端に入力して出力
端から前記クロック入力節点に前記クロック信号の（１
／ｎ）周期の内部クロック信号を供給するクロック（１
／ｎ）分周回路を有するテスト用クロック信号発生部を
挿入したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136425A JPH04361179A (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136425A JPH04361179A (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361179A true JPH04361179A (ja) | 1992-12-14 |
Family
ID=15174854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136425A Pending JPH04361179A (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334660B1 (ko) * | 2000-12-19 | 2002-04-27 | 우상엽 | 반도체 메모리 테스트 장치의 타이밍 클럭 제어기 |
| JP2006236551A (ja) * | 2005-01-28 | 2006-09-07 | Renesas Technology Corp | テスト機能を有する半導体集積回路および製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6391578A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | テスト回路 |
| JPS6412280A (en) * | 1987-07-06 | 1989-01-17 | Nec Corp | Dynamic burn-in testing circuit |
-
1991
- 1991-06-07 JP JP3136425A patent/JPH04361179A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6391578A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | テスト回路 |
| JPS6412280A (en) * | 1987-07-06 | 1989-01-17 | Nec Corp | Dynamic burn-in testing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334660B1 (ko) * | 2000-12-19 | 2002-04-27 | 우상엽 | 반도체 메모리 테스트 장치의 타이밍 클럭 제어기 |
| JP2006236551A (ja) * | 2005-01-28 | 2006-09-07 | Renesas Technology Corp | テスト機能を有する半導体集積回路および製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |