JPH04361329A - 命令フェッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶制御装置から読み
出した命令ストリーム（命令列）をパイプラインに投入
してシーケンシャルに実行する情報処理装置に使用され
る命令フェッチ回路に関する。パイプライン制御により
命令を実行する情報処理装置において処理を高速化する
ためには、命令実行パイプラインを待たせることなく次
々と淀みなく命令実行パイブラインに命令を供給する必
要がある。

【０００２】しかし、従来の命令フェッチ回路は命令実
行パイプラインで現在実行している命令系列しかフェッ
チできず、特に予測分岐制御における分岐命令の確定に
より現在パイプラインで実行中の命令ストリームからの
他の命令ストリームに分岐した場合には、新たな命令ス
トリームをフェッチして供給するまでに命令実行パイプ
ランは待たされることとなり、この点の改善が望まれる
。

【０００３】

【従来の技術】従来、パイプライン制御方式を採用した
情報処理装置にあっては、命令フェッチ制御部により記
憶制御部の命令キャッシャから命令をフェッチして命令
バッファに格納した後、命令実行部の命令実行パイプラ
インに供給して実行させている。

【０００４】通常、命令フェッチ動作は数ステートから
成る命令フェッチパイプラインで行われ、命令フェッチ
要求を送出してからデータが送られて来るまで数τ（但
し、τはマシンサイクル）を要す。しかし、１回の命令
フェッチ分の容量しか持たない命令バッファでは、命令
バッファ内の命令列が消費されてから命令フェッチ要求
を出すため、フェッチに要す時間が命令実行パイプライ
ンの空ステージとなって現れる。

【０００５】このような命令フェッチ回路では、命令バ
ッファ内の命令列が消費され新たにフェッチされる毎に
パイプラインが待たされる可能性があり、命令実行パイ
プラインの高速性を生かすことができない。この問題を
解決するため命令バッファの容量を増し複数回の連続フ
ェッチにより１つの命令ストリームを格納できるように
した命令フェッチ回路が提案されている。

【０００６】

【発明が解決しようとする課題】しかしながら、単一系
列の命令バッファしか持たない従来の命令フェッチ回路
では、１つの命令ストリームをフェッチできても、分岐
命令のように実行命令ストリームを変更するような命令
が実行される場合、分岐命令がパイプラインへ投入され
分岐が確定した時点より分岐先命令列のフェッチ要求を
出すので、その間、命令実行パイプラインが待たされる
という問題が生ずる。

【０００７】そこで、パイプラインへの命令投入に先立
ち、現在実行パイプラインで実行中の命令ストリームに
ついては複数回のフェッチ命令をバッファリングでき、
更に分岐先に対しては１回までのフェッチを行える命令
フェッチ回路が考えられている。このような命令フェッ
チ回路では、分岐命令がパイプラインに投入され分岐が
確定した時点より、既にフェッチ済みの分岐先命令の後
続命令列に対してフェッチ要求が出されることになる。 しかし、後続する分岐命令のフェッチにも数τを要する
ため、この間に命令バッファ内の命令が消費され、パイ
プラインへの命令投入が遅れる可能性がある。

【０００８】以上のように従来の命令フェッチ回路の命
令バッファでは、命令ストリームが変更された場合に命
令実行パイプラインへの命令投入が遅れ、パイプライン
に空ステージを生じさせ、処理性能の低下につながる問
題があり、特に処理の高速化を意図した分岐予測の制御
における命令の投入遅れにより、分岐予測制御の効果自
体が減じられてしまう問題があった。

【０００９】本発明は、このような従来の問題点に鑑み
てなされたもので、複数系列の命令ストリームの連続し
た命令実行パイプラインへの投入を可能として処理性能
を向上させる命令フェッチ回路を提供することを目的と
する。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、命令フェッチ制御部１により
記憶制御装置３から命令をフェッチして命令バッファ回
路２に格納した後に命令実行部４の命令実行パイプライ
ンに供給して実行させる命令フェッチ回路を対象とする
。

【００１１】このような命令フェッチ回路として本発明
にあっては、命令バッファ回路２として並列に複数系列
の命令バッファ２−１〜２−ｎを設けると共に各命令バ
ッファ２−１〜２−ｎによる系列を識別子ＩＤ１〜ｎに
より識別する。このような複数系列の命令バッファ２−
１〜２ｎに対応して、命令バッファ制御部１は、命令バ
ッファ２−１〜２−ｎの各系列毎に独立に記憶制御装置
３に対して命令フェッチ要求を出し、フェッチ要求を行
った命令バッファの系列が飽和するまで命令フェッチ要
求をシーケンシャルに繰り返し、命令実行部４の命令実
行パイプラインに対して複数の命令ストリームを用意で
きるようにしたことを特徴とする。

【００１２】ここで、複数系列の命令バッファ２−１〜
２−ｎは、記憶制御装置３からの一回の命令フェッチに
必要な記憶容量よりも大きな容量を持ったバッファを複
数備え、複数回の命令フェッチに対してそのフェッチデ
ータをバッファリングして保持できるようにする。また
命令バッファ２−１〜２−ｎのそれぞれにつき自系列バ
ッファ内での命令ストリームの先頭を指し示すポインタ
を持ち、命令フェッチ制御部２により自系列が選択され
た場合に、命令実行部４の命令実行パイプラインへ投入
すべき前記ポインタを先頭位置として始まる命令ストレ
ームを提示する。

【００１３】このポインタの更新としては、命令フェッ
チ制御部２により自系列に新たに記憶制御装置３から命
令がフェッチされた時に、１つの命令バッファの容量分
だけポインタを更新する。また命令フェッチ制御部２に
より複数系列の命令バッファ２−１〜２−ｎのいずれか
から命令実行部４の命令実行パイプラインへの命令投入
されて命令が消費された時に、ポインタを投入命令のサ
イズ分だけ更新する。

【００１４】

【作用】このような構成を備えた本発明の命令フェッチ
回路にれば次の作用が得られる。本発明の命令フェッチ
回路は、命令バッファ２−１〜２−ｎを並列に複数系列
持っており、各系列を識別子により識別し、これにより
現在パイプラインで実行中の命令ストリームの他に例え
ば複数の分岐先命令ストリームを、各系列が独立にフェ
ッチしてバッファリングする。

【００１５】各命令バッファ２−１〜２−ｎの系列はそ
れぞれ一回の命令フェッチ量よりも大きな容量のバッフ
ァを持っており、複数回の命令フェッチによる１命令ス
トリーム分の内容をバッファリングできる。また各命令
バッファ２−１〜２−ｎの系列はそれぞれ、自系列命令
キューの先頭命令の自系列バッファ内での位置を指示す
るポインタを持ち、命令フェッチ制御部に対して命令提
示を行う。

【００１６】命令フェッチ制御部１は、各命令バッファ
２−１〜２−ｎの系列から提示されている命令のうち、
実行されるべき命令ストリームを選択し命令実行パイプ
ラインに投入する。また、命令先頭位置を示すポインタ
により各系列の命令バッファ内の命令量を認識できるの
で、各命令バッファ２−１〜２−ｎから系列から独立に
逐次命令フェッチ要求を出すことができる。

【００１７】この結果、複数の命令ストリームをバッフ
ァリングでき、特に分岐履歴からの分岐予測制御を行っ
た場合は、分岐確定以前に分岐先命令ストリームがパイ
プラインに投入されるため、分岐確定後の命令フェッチ
によるパイプラインの命令投入待ちが防止でき、分岐予
測制御本来の性能を十分に引き出すことができる。

【００１８】

【実施例】図２は本発明の一実施例を示した実施例構成
図である。図２において、１０は本発明の命令フェッチ
回路を内蔵した情報処理装置としてのＣＰＵ装置である
。ＣＰＵ装置１０は、命令キャッシュ５を備えた記憶制
御部置３、命令フェッチ制御部１と命令バッファ回路２
を備えた命令フェッチ部６、更に命令実行パイプライン
７を備えた命令実行部４が設けられる。

【００１９】また記憶制御部３には命令フェッチパイプ
ライン８が設けられ、命令フェッチパイプライン８を動
作させることにより記憶制御部３の命令キャッシュ５よ
り命令を命令バッファ回路２にフェッチした後に命令実
行部４の命令実行パイプライン７へ投入する。更に命令
フェッチ制御部１は、命令フェッチパイプライン８の実
行に伴い命令キャッシュ５に対する命令フェッチ要求と
命令フェッチアドレスの送出、送られてくる命令のバッ
ファリング制御、命令実行パイプライン７への命令投入
制御を行う。

【００２０】図３は図２の命令フェッチ部６の回路構成
の一例を示した実施例回路図である。図３において、本
発明による命令フェッチ回路は、並列に複数のバッファ
系列２−１〜２−ｎをもつ、各バッファ系列には識別子
としてＩＤを付けている。この実施例の命令フェッチ回
路は、Ａ，Ｂ，Ｃの３つのバッファ系列からなる場合を
例にとっており、各バッファ系列はそれぞれ、系列Ａ　
　ＩＤ＝００ 系列Ｂ　　ＩＤ＝０１ 系列Ｃ　　ＩＤ＝１０ により識別される。

【００２１】これら３つのバッファ系列Ａ〜Ｃの内の１
つは、現在、命令実行パイプライン７で実行されている
命令ストリーム（命令列）のフェッチに使用する。他の
２つのバッファ系列は、分岐命令のように現在実行して
いる命令ストリームを変更するような命令に対応して分
岐命令ストリームをフェッチする。命令ストリームをフ
ェッチする際のターゲットアドレスは、命令実行パイプ
ライン７のオペランドアドレス生成ステージから得られ
る場合や分岐履歴から得られる場合がある。

【００２２】３つのバッファ系列Ａ〜Ｃのそれぞれは、
１回の命令フェッチ量よりも大きな容量のバッファを持
つ。この実施例では、１つの命令フェッチ要求に対して
命令キャッシュ５から送られてくる命令量を８バイトと
する。従って、各バッファ系列Ａ〜Ｃはそれぞれ８バイ
ト単位の命令バッファレジスタを直列に４段持ち、この
命令バッファレジスタを例えばバッファ系列Ａを例にと
るとＩＢＲＡ０，ＩＢＲＡ１，ＩＢＲＡ２，ＩＢＲＡ３
で示している。

【００２３】これにより各バッファ系列Ａ〜Ｃは、複数
回の命令フェッチに対応したフェッチデータ、即ち少な
くとも１つの命令ストリームを保持できる。命令キャッ
シュ５からバッファ系列Ａにフェッチされてきた命令列
は、最初、命令バッファレジスタＩＢＲＡ３にセットさ
れる。従って、後続する命令のフェッチについては、後
続命令を命令バッファレジスタＩＢＲＡ３にセットする
以前に、命令バッファレジスタＩＢＲＡ３内のデータを
次段の命令バッファレジスタＩＢＲＡ２の方向へ一斉に
シフトする。このシフト動作をバブルアップという。

【００２４】この実施例でのバブルアップのシフト量は
、一回のフェッチ量の８バイトとなる。このように各バ
ッファ系列Ａ〜Ｃは、直列に複数段の命令バッファレジ
スタでなる命令バッファを持ち、命令バッファのシフト
動作を行うことにより自系列に送られてくる命令列を逐
次バッファリングする。

【００２５】また各バッファ系列Ａ〜Ｃは、自系列の命
令キューの先頭命令を提示する命令提示回路１１Ａ，１
１Ｂ，１１Ｃを備える。命令フェッチ制御部１は、各バ
ッファ系列Ａ〜Ｃの命令提示回路１１Ａ〜１１Ｃから提
示されている命令のうちから、命令実行パイプライン７
へ投入すべき系列のものを選択して投入する。

【００２６】更に提示されている命令の命令バッファ内
での位置を認識するために、命令バッファレジスタＩＢ
ＲＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３には、図４に代
表して示す命令バッファレジスタＩＢＲ０〜３のように
、命令サイズである半語単位で番地００〜１０（１６進
）をふっている。再び図３を参照するに、各バッファ系
列Ａ〜ＣはそれぞれＮＳＩカウンタ１２Ａ，１２Ｂ，１
２Ｃの内容で示されるポインタを持ち、このポインタに
より自系列が提示している命令ストリームの命令バッフ
ァレジスタＩＢＲＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３
中での先頭位置を指し示す。

【００２７】ＮＳＩカウンタ１２Ａ〜１２Ｃは図４のＮ
ＳＩカウンタ１２に示すように、ビットＥ及びビット０
〜３の５ビットからなり、ビット０〜３で命令バッファ
レジスタＩＢＲ０〜３上の番地００〜１０を表わし、ビ
ットＥで自系列命令バッファ内の命令列が有効か無効か
を表わす。命令提示回路１１で次の命令を提示する際に
は、ＮＳＩカウンタ１２にデコーダ１３で発生した現提
示命令のサイズＩＬＣを加算した番地から抽出する。

【００２８】デコーダ１３による命令サイズＩＬＣの発
生は、命令提示回路１１に格納された現提示命令の斜線
で示すオペコード部をデコードすることによって得る。 命令先頭位置を示すポインタを得るＮＳＩカウンタ１２
は次の２つを契機に更新される。 （１）命令フェッチ制御部１より、次の命令の提示要求
信号が発信された場合、ＮＳＩカウンタ１２は現在提示
している命令のサイズＩＬＣ分だけインクリメントされ
る。

【００２９】（２）バブルアップを行った場合、本回路
では８バイトのシフト量に対応してＮＳＩカウンタ１２
は４つデクリメントされる。このようなＮＳＩカウンタ
１２を図３に示すように各バッファ系列Ａ〜ＣがＩＳＮ
カウンタ１２Ａ〜１２Ｃとして持つことにより、各バッ
ファ系列Ａ〜Ｃから命令提示を行うと共に、命令フェッ
チ制御部１は各系列の命令バッファ内での命令量を把握
し、系列ごとのＩＤをつけて命令フェッチ要求を命令キ
ャッシュ５へ送出する。

【００３０】次に、図５に示す命令フェッチパイプライ
ンを参照してバブルアップを行うタイミングを説明する
。図５において、命令フェッチパイプライン８のＩステ
ートでは、命令フェッチ制御部１から記憶制御部３へ送
出されていた命令フェッチ要求のプライオリティが決定
され、命令フェッチ制御部１へ通知される。

【００３１】命令フェッチ制御部１は命令フェッチ禁止
条件がないことを確認し、命令フェッチ要求の有効性を
示す信号（ＩＦ　　ＲＥＱ　　ＶＡＬ）と命令フェッチ
アドレスを記憶制御部３へ送出し、記憶制御部３のＰ，
Ｔ，Ｂ，Ｒでなる命令フェッチパイプライン８を起動す
る。 ＩＴステートは記憶制御部３でのアドレス変換に対応す
る。ＩＢステートでは記憶制御部３が命令キャッシュ５
をアクセスし、フェッチした命令を命令バッファ回路２
に送出してくる。ＩＲステートではフェッチデータの有
効性をチェックし、命令実行パイプライン７の命令デコ
ードステージを有効にして命令を投入する。

【００３２】Ｉステートで送出された命令フェッチ要求
の有効性を示す信号（ＩＦ　　ＲＥＱＶＡＬ）はタグと
なって図５のように命令フェッチパイプライン８を流れ
ていく。また命令フェッチ要求の有効性を示す信号（Ｉ
Ｆ　　ＲＥＱ　　ＶＡＬ）の送出時には、同時に、この
信号がどの系列の命令ストリームのフェッチ要求である
かを表わす系列ＩＤ信号（ＩＦ　　ＲＥＱ　　ＩＤ）が
送出され、同様に命令フェッチパイプライン８を流れる
。

【００３３】記憶制御部３は命令フェッチ制御部１から
の系列ＩＤ信号（ＩＦ　　ＲＥＱ　　ＩＤ）を保持し、
ＩＢステートで、命令フェッチデータ及びクロックイネ
ーブルと共に、系列ＩＤ信号（ＢＲＥＱ　　ＩＤ）を命
令フェッチ制御部１に返す。このため系列ＩＤ信号によ
って選択された系列の命令バッファにフェッチされたデ
ータがセットされる。

【００３４】バブルアップは、ＩＢステートを抜けるこ
とを表わす信号（ＩＢ　　ＲＥＬ）のタイミングで、系
列ＩＤ信号（ＢＲＥＱ　　ＩＤ）により選択される系列
の命令バッファにおいて行われる。尚、上記の実施例は
、分岐予測制御を予定して命令バッファ回路２に３つの
命令バッファ系列Ａ〜Ｃを設けた場合を例にとるもので
あったが、命令バッファ系列の数は必要に応じて適宜に
定めることができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、複
数の命令ストリームをバッファが飽和するまでシーケン
シャルにフェッチして命令実行パイプラインに対し複数
の命令ストリームを準備することができ、予測分岐制御
等により命令ストリームが変更されても、連続的に変更
した命令ストリームをパイプラインに投入することがで
き、パイプラインに対する命令投入の空き時間を最小限
にすることで処理性能を向上できる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の実施例構成図

【図３】本発明の命令バッファ回路の実施例回路図

【図
４】本発明の命令バッファ回路の一系統を取出して詳細
に説明した実施例回路図

【図５】本発明の命令バッファ回路におけるバルブアッ
プのタイミングを示した命令フェッチパイプラインの動
作タイムチャート

【符号の説明】

１：命令フェッチ制御部 ２：命令バッファ回路 ２−１〜２−ｎ：命令バッファ ３：記憶制御装置（記憶制御部） ４：命令実行部 ５：命令キャッシュ ６：命令フェッチ部 ７：命令実行パイプライン ８：命令フェッチパイプライン １０：ＣＰＵ装置 １１，１１Ａ〜１１ｃ：命令提示回路 １２，１２Ａ〜１２Ｃ：ＮＳＩカウンタ１３：デコーダ

Claims (5)

【特許請求の範囲】
1. 【請求項１】命令フェッチ制御部（１）により記憶制御
   装置（３）から命令をフェッチして命令バッファ回路（
   ２）に格納した後に命令実行部（４）の命令実行パイプ
   ラインに供給して実行させる命令フェッチ回路に於いて
   、前記命令バッファ回路（２）として並列に複数系列の
   命令バッファ（２−１〜２−ｎ）を設けると共に各命令
   バッファ（２−１〜２−ｎ）の系列を識別子（ＩＤ１〜
   ｎ）により識別し、前記命令バッファ制御部（１）は、
   前記複数の命令バッファ（２−１〜２−ｎ）の各系列毎
   に独立に前記記憶制御装置（３）に対して命令フェッチ
   要求を出し、フェッチ要求を行った命令バッファの系列
   が飽和するまで命令フェッチ要求をシーケンシャルに繰
   り返し、命令実行部４の命令実行パイプラインに対して
   複数の命令ストリームを用意できるようにしたことを特
   徴とする命令フェッチ回路。
2. 【請求項２】請求項１記載の命令フェッチ回路に於いて
   、前記複数系列の命令バッファ（２−１〜２−ｎ）は、
   前記記憶制御装置（３）からの一回の命令フェッチに必
   要な記憶容量よりも大きな容量を持ったバッファを複数
   備え、複数回の命令フェッチに対してそのフェッチデー
   タをバッファリングして保持できるようにしたことを特
   徴とする命令フェッチ回路。
3. 【請求項３】請求項１記載の命令フェッチ回路に於いて
   、前記命令バッファ（２−１〜２−ｎ）のそれぞれにつ
   き自系列バッファ内での命令ストリームの先頭を指し示
   すポインタを持ち、前記命令フェッチ制御部（２）によ
   り自系列が選択された場合に前記命令実行部（４）の命
   令実行パイプラインへ投入すべき前記ポインタを先頭位
   置として始まる命令ストレームを提示することを特徴と
   する命令フェッチ回路。
4. 【請求項４】請求項３記載の命令フェッチ回路に於いて
   、前記命令フェッチ制御部（２）により自系列に新たに
   前記記憶制御装置（３）から命令がフェッチされた時に
   、１つの命令バッファの容量分だけ前記ポインタを更新
   することを特徴とする命令フェッチ回路。
5. 【請求項５】請求項３記載の命令フェッチ回路に於いて
   、前記命令フェッチ制御部（２）により複数系列の命令
   バッファ（２−１〜２−ｎ）のいずれかから前記命令実
   行部（４）の命令実行パイプラインへの命令投入されて
   命令が消費された時に、前記ポインタを投入命令のサイ
   ズ分だけ更新することを特徴とする命令フェッチ回路。