JPH043618B2 - - Google Patents
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- JPH043618B2 JPH043618B2 JP2178285A JP2178285A JPH043618B2 JP H043618 B2 JPH043618 B2 JP H043618B2 JP 2178285 A JP2178285 A JP 2178285A JP 2178285 A JP2178285 A JP 2178285A JP H043618 B2 JPH043618 B2 JP H043618B2
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- JP
- Japan
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- mosfet
- capacitor
- voltage
- relay
- switching elements
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- 239000003990 capacitor Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Landscapes
- Relay Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源投入時に、リレーのコイルを通
電させ、その後は、コイルに流れる電流を
MOSFETなどのスイツチング素子を使つてスイ
ツチングさせるチヨツパ回路により、リレーの励
磁電流を必要最小限に抑えることのできるリレー
駆動回路に関する。
電させ、その後は、コイルに流れる電流を
MOSFETなどのスイツチング素子を使つてスイ
ツチングさせるチヨツパ回路により、リレーの励
磁電流を必要最小限に抑えることのできるリレー
駆動回路に関する。
従来、この種のリレー駆動回路としては、第４
図に示すような回路が知られている。
図に示すような回路が知られている。
この回路では、MOSFET（絶縁ゲート形電界
効果トランジスタ）４は、パルス発生部１０から
のパルス信号Ｓ１によりスイツチング動作され
る。このMOSFET４が導通（ON）すると、
MOSFET３は、補助電源１１からダイオード
９、抵抗８およびダイオード５を介して供給され
るゲートの電圧変化により導通される。その後、
MOSFET４が非導通（OFF）になると、
MOSFET３のゲート・ソース間に蓄積された電
荷をトランジスタ６および抵抗７により放電させ
て、MOSFET３を非導通とさせている。なお、
図中の２Ａは、リレーコイル２に並列接続させて
コイル２に生ずる逆起電力を吸収させるダイオー
ド、さらに２３は電源投入用のスイツチである。
効果トランジスタ）４は、パルス発生部１０から
のパルス信号Ｓ１によりスイツチング動作され
る。このMOSFET４が導通（ON）すると、
MOSFET３は、補助電源１１からダイオード
９、抵抗８およびダイオード５を介して供給され
るゲートの電圧変化により導通される。その後、
MOSFET４が非導通（OFF）になると、
MOSFET３のゲート・ソース間に蓄積された電
荷をトランジスタ６および抵抗７により放電させ
て、MOSFET３を非導通とさせている。なお、
図中の２Ａは、リレーコイル２に並列接続させて
コイル２に生ずる逆起電力を吸収させるダイオー
ド、さらに２３は電源投入用のスイツチである。
ところが、このようなリレー駆動回路は、
MOSFET４が導通した瞬間には、MOSFET３
のドレイン・ソース間に供給される電圧が電源１
の全電圧Ｅボルトになるとともに、さらに
MOSFET４が非導通した瞬間には、MOSFET
４のドレイン・ソース間に供給される電圧が電源
１の全電圧Ｅボルトになる。従つて、MOSFET
３および４の耐電圧は、いずれも電源１の全電圧
Ｅボルト以上の耐電圧が必要になるという欠点が
あつた。
MOSFET４が導通した瞬間には、MOSFET３
のドレイン・ソース間に供給される電圧が電源１
の全電圧Ｅボルトになるとともに、さらに
MOSFET４が非導通した瞬間には、MOSFET
４のドレイン・ソース間に供給される電圧が電源
１の全電圧Ｅボルトになる。従つて、MOSFET
３および４の耐電圧は、いずれも電源１の全電圧
Ｅボルト以上の耐電圧が必要になるという欠点が
あつた。
そこで、本発明の目的は、上述の欠点を除去
し、MOSFET等のスイツチング素子に供給する
電圧をコンデンサで分圧させた電圧に抑制すると
ともに、電源投入時にそのコンデンサに流れる充
電電流によりリレーの接点を吸引させるように
し、スイツチング素子の耐電圧の低減化を図つた
リレー駆動回路を提供することにある。
し、MOSFET等のスイツチング素子に供給する
電圧をコンデンサで分圧させた電圧に抑制すると
ともに、電源投入時にそのコンデンサに流れる充
電電流によりリレーの接点を吸引させるように
し、スイツチング素子の耐電圧の低減化を図つた
リレー駆動回路を提供することにある。
かかる目的を達成するために、本発明では、直
列に接続された複数のスイツチング素子を有し、
該複数のスイツチグン素子によつてリレーを駆動
するリレー駆動手段と、前記複数のスイツチング
素子のうちのひとつのスイツチング素子を開閉動
作させる第１開閉手段と、前記複数のスイツチン
グ素子のうちの残余のスイツチング素子の開閉
を、前記第１開閉手段の開閉動作に関連させて行
なう第２開閉手段とを有するリレー駆動回路にお
いて、前記複数の各スイツチング素子と並列にコ
ンデンサを含むスナバ回路を接続させたことを特
徴とする。
列に接続された複数のスイツチング素子を有し、
該複数のスイツチグン素子によつてリレーを駆動
するリレー駆動手段と、前記複数のスイツチング
素子のうちのひとつのスイツチング素子を開閉動
作させる第１開閉手段と、前記複数のスイツチン
グ素子のうちの残余のスイツチング素子の開閉
を、前記第１開閉手段の開閉動作に関連させて行
なう第２開閉手段とを有するリレー駆動回路にお
いて、前記複数の各スイツチング素子と並列にコ
ンデンサを含むスナバ回路を接続させたことを特
徴とする。
従つて、本発明は、MOSFETのような複数の
各スイツチング素子に対してダイオード、コンデ
ンサおよび抵抗から成るスナバ回路を並列接続す
ることにより、各スイツチング素子に印加される
電圧を、常にその各スナバ回路により電源電圧を
分圧させた電圧に抑制するようにしたものであ
る。さらに本発明は、そのスナバ回路のコンデン
サに流れる充電電流により、リレーのコイルを動
作させるようにしたものである。
各スイツチング素子に対してダイオード、コンデ
ンサおよび抵抗から成るスナバ回路を並列接続す
ることにより、各スイツチング素子に印加される
電圧を、常にその各スナバ回路により電源電圧を
分圧させた電圧に抑制するようにしたものであ
る。さらに本発明は、そのスナバ回路のコンデン
サに流れる充電電流により、リレーのコイルを動
作させるようにしたものである。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第１図は本発明の実施例を示し、ここで、第４
図と同様の部分については同一符号を付してその
詳細な説明を省略する。
図と同様の部分については同一符号を付してその
詳細な説明を省略する。
第１図では、リレーのコイル２を通電してリレ
ーを駆動させる第１のスイツチング素子である
MOSFET４および第２のスイツチング素子であ
るMOSFET３を有する。そして第１のスイツチ
ング素子であるMOSFET４には、コンデンサ１
５および抵抗１６を並列接続するとともにこれと
ダイオード１７とを直列接続したいわゆる第１の
スナバ回路を並列接続する。さらに、MOSFET
３には、コンデンサ１３および抵抗１４を並列接
続するとともにこれとダイオード１２とを直列接
続したいわゆる第２のスナバ回路を並列接続す
る。
ーを駆動させる第１のスイツチング素子である
MOSFET４および第２のスイツチング素子であ
るMOSFET３を有する。そして第１のスイツチ
ング素子であるMOSFET４には、コンデンサ１
５および抵抗１６を並列接続するとともにこれと
ダイオード１７とを直列接続したいわゆる第１の
スナバ回路を並列接続する。さらに、MOSFET
３には、コンデンサ１３および抵抗１４を並列接
続するとともにこれとダイオード１２とを直列接
続したいわゆる第２のスナバ回路を並列接続す
る。
さらに詳述すると、コンデンサ１５は、スイツ
チ２３を閉じたときに、２個のMOSFET３およ
び４のドレイン・ソース間の各電圧をバランスさ
せるためのものである。さらに抵抗１４および１
６は、２個のMOSFET３および４が非導通のと
きにドレイン・ソース間の電圧をバランスさせる
とともに、スイツチ２３を開いたときのコンデン
サ１３および１５の各電荷を放電させるためのも
のである。
チ２３を閉じたときに、２個のMOSFET３およ
び４のドレイン・ソース間の各電圧をバランスさ
せるためのものである。さらに抵抗１４および１
６は、２個のMOSFET３および４が非導通のと
きにドレイン・ソース間の電圧をバランスさせる
とともに、スイツチ２３を開いたときのコンデン
サ１３および１５の各電荷を放電させるためのも
のである。
次に第１図に示した回路の動作の一例を第２図
を参照して説明する。
を参照して説明する。
まず、スイツチ２３を投入すると、その瞬間に
コンデンサ１３およびコンデンサ１５とに電源１
から供給される充電電流によつて、リレーのコイ
ル２が導通するので、そのリレー接点が吸引され
る。その後、ダイオード１２と抵抗１４およびダ
イオード１７と抵抗１６によつて、コンデンサ１
３およびコンデンサ１５に印加される電圧が電源
１の電圧Ｅの半分に分圧され、コンデンサ１３お
よびコンデンサ１５がそれぞれ充電される。
コンデンサ１３およびコンデンサ１５とに電源１
から供給される充電電流によつて、リレーのコイ
ル２が導通するので、そのリレー接点が吸引され
る。その後、ダイオード１２と抵抗１４およびダ
イオード１７と抵抗１６によつて、コンデンサ１
３およびコンデンサ１５に印加される電圧が電源
１の電圧Ｅの半分に分圧され、コンデンサ１３お
よびコンデンサ１５がそれぞれ充電される。
ここで、パルス発生部１０からMOSFET４の
ゲートに、第２図のＡに示すようなパルス信号Ｓ
１が供給されると、MOSFET４が導通するの
で、MOSFET４のドレインの電位および
MOSFET３のソースの電位は、零電位に下がろ
うとする（第２図のＢ参照）。このとき、
MOSFET３のドレイン・ソース間に印加される
電圧は、コイル２およびMOSFET４を通してコ
ンデンサ１３に充電される時定数により、電源１
の全電圧ＥがMOSFET３のドレイン・ソース間
に印加されないように、コンデンサ１３の容量が
あらかじめ定められている。また、ダイオード
９、抵抗８およびダイオード５を介して補助電源
１１の電圧ＶがMOSFET３のゲートに印加され
ているので、MOSFET３のソースの電圧が零電
位に近づいていき、MOSFET３のゲート・ソー
ス間の電圧がスレツシヨルド電圧Vth以上になる
と、MOSFET３が導通する。
ゲートに、第２図のＡに示すようなパルス信号Ｓ
１が供給されると、MOSFET４が導通するの
で、MOSFET４のドレインの電位および
MOSFET３のソースの電位は、零電位に下がろ
うとする（第２図のＢ参照）。このとき、
MOSFET３のドレイン・ソース間に印加される
電圧は、コイル２およびMOSFET４を通してコ
ンデンサ１３に充電される時定数により、電源１
の全電圧ＥがMOSFET３のドレイン・ソース間
に印加されないように、コンデンサ１３の容量が
あらかじめ定められている。また、ダイオード
９、抵抗８およびダイオード５を介して補助電源
１１の電圧ＶがMOSFET３のゲートに印加され
ているので、MOSFET３のソースの電圧が零電
位に近づいていき、MOSFET３のゲート・ソー
ス間の電圧がスレツシヨルド電圧Vth以上になる
と、MOSFET３が導通する。
ここで、第２図のＢにおいて、（）は
MOSFET３のドレインの電位を示し、さらに
（）はMOSFET４のドレインの電位を示すも
のとする。
MOSFET３のドレインの電位を示し、さらに
（）はMOSFET４のドレインの電位を示すも
のとする。
次に、第２図のＡに示すようにMOSFET４の
ゲートに供給されているパルス信号Ｓ１が零レベ
ルになると、MOSFET４は非導通となるので、
MOSFET３のソースの電位が上昇して
MOSFET３のゲート回路のダイオード９が逆バ
イアスされることになる。その結果、MOSFET
３のゲート・ソース間に充電されていた電荷によ
つてトランジスタ６が導通してその電荷が放電さ
れるので、MOSFET３は非導通となる。
ゲートに供給されているパルス信号Ｓ１が零レベ
ルになると、MOSFET４は非導通となるので、
MOSFET３のソースの電位が上昇して
MOSFET３のゲート回路のダイオード９が逆バ
イアスされることになる。その結果、MOSFET
３のゲート・ソース間に充電されていた電荷によ
つてトランジスタ６が導通してその電荷が放電さ
れるので、MOSFET３は非導通となる。
以上の各動作は、パルス発生部１０から供給さ
れるパルス信号Ｓ１がMOSFET４に供給される
たびに繰り返えされる。
れるパルス信号Ｓ１がMOSFET４に供給される
たびに繰り返えされる。
第３図は、本発明の他の実施例を示し、ここ
で、第２図と同様の部分については同一符号を付
してその詳細な説明は省略する。
で、第２図と同様の部分については同一符号を付
してその詳細な説明は省略する。
第３図の回路では、MOSFET３および４にそ
れぞれ印加される電圧を電源１の電圧Ｅの1/3に
するために、さらにスイツチング素子として
MOSFET２１を追加するとともに、この
MOSFET２１には、コンデンサ１９および抵抗
２０を並列接続するとともにこれとダイオード１
８とを直列接続したいわゆるスナバ回路を並列接
続する。さらに、MOSFET２１をスイツチング
するために、そのゲートに補助電源１１をダイオ
ード２８、抵抗２７およびダイオード２４を介し
てそのゲートに接続するとともに、そのゲート・
ソース間に抵抗２６を接続したトランジスタ２５
を接続する。このような構成により、それぞれの
MOSFET４，３および２１に印加される電圧を
電源電圧Ｅの1/3にすることができる。
れぞれ印加される電圧を電源１の電圧Ｅの1/3に
するために、さらにスイツチング素子として
MOSFET２１を追加するとともに、この
MOSFET２１には、コンデンサ１９および抵抗
２０を並列接続するとともにこれとダイオード１
８とを直列接続したいわゆるスナバ回路を並列接
続する。さらに、MOSFET２１をスイツチング
するために、そのゲートに補助電源１１をダイオ
ード２８、抵抗２７およびダイオード２４を介し
てそのゲートに接続するとともに、そのゲート・
ソース間に抵抗２６を接続したトランジスタ２５
を接続する。このような構成により、それぞれの
MOSFET４，３および２１に印加される電圧を
電源電圧Ｅの1/3にすることができる。
以上説明したように、本発明によれば、ダイオ
ード、コンデンサおよび抵抗からなるいわゆるス
ナバ回路をMOSFETなどからなる複数のスイツ
チング素子の出力端に挿入するようにしたので、
各スイツチング素子に印加される電圧をスナバ回
路によつて電源電圧を分圧させた電圧に抑制で
き、もつて、各スイツチング素子の耐電圧の低減
化を図ることができる。
ード、コンデンサおよび抵抗からなるいわゆるス
ナバ回路をMOSFETなどからなる複数のスイツ
チング素子の出力端に挿入するようにしたので、
各スイツチング素子に印加される電圧をスナバ回
路によつて電源電圧を分圧させた電圧に抑制で
き、もつて、各スイツチング素子の耐電圧の低減
化を図ることができる。
さらに本発明では、コイルおよび各スナバ回路
に含まれるコンデンサの充電時定数を充分大きく
選定することにより、電源投入時にその各コンデ
ンサに流れる充電電流によりリレーのコイルを通
電させてそのコイルの接点を吸引させることがで
きるので、きわめて有効である。
に含まれるコンデンサの充電時定数を充分大きく
選定することにより、電源投入時にその各コンデ
ンサに流れる充電電流によりリレーのコイルを通
電させてそのコイルの接点を吸引させることがで
きるので、きわめて有効である。
第１図は本発明の実施例の回路図、第２図は第
１図で示した回路の各部の波形の一例を示す線
図、第３図は本発明の他の実施例の回路図、第４
図は従来回路の一例を示す回路図である。 １……電源、２……リレーのコイル、３，４，
２１……MOSFET、２Ａ，５，９，１２，１
７，１８，２４，２８……ダイオード、６，２５
……トランジスタ、７，８，１４，１６，２０，
２６，２７……抵抗、１０……パルス発生部、１
１……補助電源、１３，１５，１９……コンデン
サ。
１図で示した回路の各部の波形の一例を示す線
図、第３図は本発明の他の実施例の回路図、第４
図は従来回路の一例を示す回路図である。 １……電源、２……リレーのコイル、３，４，
２１……MOSFET、２Ａ，５，９，１２，１
７，１８，２４，２８……ダイオード、６，２５
……トランジスタ、７，８，１４，１６，２０，
２６，２７……抵抗、１０……パルス発生部、１
１……補助電源、１３，１５，１９……コンデン
サ。
Claims (1)
- 【特許請求の範囲】 １ 直列に接続された複数のスイツチング素子を
有し、該複数のスイツチグン素子によつてリレー
を駆動するリレー駆動手段と、前記複数のスイツ
チング素子のうちのひとつのスイツチング素子を
開閉動作させる第１開閉手段と、前記複数のスイ
ツチング素子のうちの残余のスイツチング素子の
開閉を、前記第１開閉手段の開閉動作に関連させ
て行なう第２開閉手段とを有するリレー駆動回路
において、 前記複数の各スイツチング素子と並列にコンデ
ンサを含むスナバ回路を接続したことを特徴とす
るリレー駆動回路。 ２ 特許請求の範囲第１項記載のリレー駆動回路
において、前記スナバ回路は、前記コンデンサと
並列に接続された抵抗を有し、その並列接続にダ
イオードを直列接続したことを特徴とするリレー
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178285A JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178285A JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183832A JPS61183832A (ja) | 1986-08-16 |
| JPH043618B2 true JPH043618B2 (ja) | 1992-01-23 |
Family
ID=12064628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178285A Granted JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183832A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7413232B2 (ja) * | 2020-11-04 | 2024-01-15 | 株式会社東芝 | 分圧装置 |
-
1985
- 1985-02-08 JP JP2178285A patent/JPS61183832A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61183832A (ja) | 1986-08-16 |
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