JPH0226818B2

JPH0226818B2 -

Info

Publication number: JPH0226818B2
Application number: JP56124167A
Authority: JP
Inventors: Yoshihiko Fukuhara; Taisuke Oguchi
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1981-08-10
Filing date: 1981-08-10
Publication date: 1990-06-13
Also published as: JPS5825721A

Description

【発明の詳細な説明】本発明は絶縁ゲート形のMOSトランジスタを
変成器の巻線を介して高速な動作をする様に駆動
する方法に関するものである。

MOSトランジスタはゲート・ソース間に静電
容量（以下ゲート容量と略す）が存在し、特に大
電流用のものになると1000pF〜2000pFのゲート
容量となる。MOSトランジスタを高速に駆動す
るためにはこのゲート容量を短時間に充放電でき
る駆動方法、すなわちMOSトランジスタをター
ンオンまたはターンオフさせる期間低インピーダ
ンスで該MOSトランジスタのゲート電極（以下
単にゲートと呼ぶ）を駆動することが必要であ
る。

以下、この種の従来の駆動方法を図面により説
明する。第１図は従来の駆動方法による回路であ
り、１，２は入力端子、３は変成器、４，５は
MOSトランジスタ、６，７，８は出力端子、９，
１０はスイツチ素子、１１は直流電源、１２は抵
抗であり、直流電源１１と直列に抵抗１２と変成
器３の第１の巻線n₁とスイツチ素子９が接続さ
れ、抵抗１２と変成器３の第１の巻線n₁の接続点
と直流電源１１の負極端子間に変成器３の第３の
巻線n₃とスイツチ素子１０が接続され、入力端子
１，２はスイツチ素子９，１０の制御電極、すな
わち第１図ではスイツチ素子９，１０として他の
MOSトランジスタを用いたためゲートに接続さ
れている。変成器３の第１の巻線n₁と第３の巻線
n₃は巻線数が同じで巻方向が逆方向である。変成
器３の第２の巻線n₂はMOSトランジスタ４のゲ
ートとソース間に接続され、変成器３の第４の巻
線n₄はMOSトランジスタ５のゲートとソース間
に接続され、MOSトランジスタ４のドレイン
（Ｄで示す）は出力端子６に、MOSトランジスタ
５のドレインは出力端子８に、MOSトランジス
タ４，５の各ソース（Ｓで示す）は出力端子７に
接続されている。この回路の機能はMOSトラン
ジスタ４と５を入力端子１と２に印加する入力信
号により交互に、かつ重畳することなく導通させ
るものであり、以下その動作を第２図の動作波形
を用いて説明する。

第２図においてＡは入力端子１の信号波形、Ｂ
は入力端子２の信号波形、ＣはMOSトランジス
タ５のゲート・ソース間電圧波形、ＤはMOSト
ランジスタ４のゲート・ソース間電圧波形であ
る。時刻t₁で波形Ａに示すように入力端子１が低
レベルになるとスイツチ素子９はターンオフし、
入力端子２は波形Ｂに示すように高レベルにある
からスイツチ素子１０は導通状態である。スイツ
チ素子９の遮断により変成器３の第３の巻線n₃の
端子間には巻き始め端（黒丸印で示す）に正極性
の電圧が抵抗１２を通して印加するため波形Ｃに
示すようにMOSトランジスタ５のゲート・ソー
ス間電圧は負となり、波形Ｄに示すようにMOS
トランジスタ４のゲート・ソース間電圧は正にな
る。ここでMOSトランジスタ４と５はＮチヤネ
ルのエンハンスメント形トランジスタとし、その
ゲート・ソース間電圧がV_th以下の状態で遮断、
V_th以上で導通するものとすれば時刻t₂でMOSト
ランジスタ４は導通状態になる。この時MOSト
ランジスタ５のゲート・ソース間電圧は逆方向電
圧が印加されているから遮断状態にある。時刻t₃
で入力端子１の信号が高レベルとなるとスイツチ
素子９はターンオンし時刻t₄までの期間スイツチ
素子９と１０は両方共導通状態になる。時刻t₃で
スイツチ素子９と１０が両方共導通すると変成器
３の第１の巻線n₁と第３の巻線n₃の直列回路は短
絡状態すなわち第１の巻線の巻始め端（黒丸印）
と第３の巻線の巻終り端が同電位となり時刻t₃以
前にMOSトランジスタ４のゲート容量を充電し
ていた電荷は該第２の巻線n₂を短絡したことと等
価的になり変成器３の第２の巻線n₂を介して放電
するため、MOSトランジスタ４のゲート・ソー
ス間電圧は急速に零となり、MOSトランジスタ
４を高速に遮断できる。時刻t₄で波形Ｂに示すよ
うに入力端子２の信号が低レベルとなるとスイツ
チ素子１０がターンオフし、MOSトランジスタ
５のゲート・ソース間電圧は波形Ｃに示すように
正電圧となり時刻t₅でゲート・ソース間電圧が
V_thを越えるとMOSトランジスタは導通状態とな
り時刻t₆で入力端子２の信号が高レベルになると
MOSトランジスタ５が遮断し時刻t₁以前の状態
にもどる。

以上の説明のようにこの回路は入力端子１と２
に交互に低レベルの信号を印加することにより
MOSトランジスタ４と５が交互に導通する。と
ころで、この回路の欠点は時刻t₁からt₂までの期
間（または時刻t₄からt₅までの期間）に抵抗１２
および変成器３を介してMOSトランジスタ４
（またはMOSトランジスタ５）のゲート容量を充
電しているためMOSトランジスタ４（または
MOSトランジスタ５）のゲート駆動波形が鈍る
ことにある。MOSトランジスタ４のゲート容量
を時刻t₁からt₂の期間正方向に充電する時MOSト
ランジスタ５のゲート容量は変成器３の第４の巻
線n₄を通して逆極性に充電されるため、変成器３
の第３の巻線n₃側から見ると２倍のゲート容量が
存在するため、抵抗１２と２倍のゲート容量の時
定数で前記ゲート駆動波形が立上ることになる。
該時定数を小さくして高速な動作をさせるために
は抵抗１２の値を小さくすればよい。しかし時刻
t₃からt₄の期間、または時刻t₆からt₇の期間には
スイツチ素子９と１０が両方共導通しているため
変成器３の第１の巻線n₁と第３の巻線n₃は短絡状
態（インダクタンスが存在しない）にあり、抵抗
１２に流れる電流が増加するため、抵抗１２を小
さい値にするほど抵抗１２の消費電力が増加する
欠点が生ずる。

本発明はこれらの欠点を解決して少ない消費電
力で高速にMOSトランジスタを駆動することが
できるようにしたものであり、以下図面により詳
細に説明する。

第３図は本発明の第１の実施例であり、２０，
２１はスイツチ素子、２２，２３，２４，２６は
NAND論理素子、２５は時限回路であり、変成
器３の第１の巻線n₁の巻始め端（黒丸印で示す）
がスイツチ素子２０のドレイン（Ｄで示す）に、
変成器３の第３の巻線n₃の巻終り端がスイツチ素
子２１のドレインに各々接続され、変成器３の第
１の巻線n₁の巻終り端と第３の巻線n₃の巻始め端
は共通に抵抗１２を通して直流電源１１の正極端
子に接続されている。さらに入力端子１は
NAND論理素子２２の片側の入力に接続され、
NAND論理素子２２の出力はスイツチ素子２０
のゲートに接続され、入力端子２はNAND論理
素子２４の片側の入力に接続され、NAND論理
素子２４の出力はスイツチ素子２１のゲートに接
続され、入力端子１と２はNAND論理素子２３
の２つの入力に各々接続され、NAND論理素子
２３の出力は時限回路２５の入力に接続され、時
限回路２５の出力はNAND論理素子２６の入力
に接続され、NAND論理素子２６の出力は
NAND論理素子２２と２３の他の入力に接続さ
れている。

以下第４図の動作波形によりその動作を説明す
る。第４図においてＡは入力端子１の信号波形、
Ｂは入力端子２の信号波形、ＥはNAND論理素
子２３の出力波形、Ｆは時限回路２５の出力波
形、ＧはNAND論理素子２２の出力波形、Ｈは
NAND論理素子２４の出力波形、ＩはMOSトラ
ンジスタ５のゲート・ソース間電圧波形、Ｊは
MOSトランジスタ４のゲート・ソース間電圧波
形である。時刻t₁₁に入力端子１の信号が波形Ａ
に示すように低レベルになるとNAND論理素子
２２の出力は波形Ｇに示すように高レベルとなり
スイツチ素子２０がターンオンする。これにより
変成器３の第４の巻線n₄と第２の巻線n₂には各々
波形Ｉと波形Ｊに示す電圧が生ずるが、後述する
理由により抵抗１２は十分に小さい値に設定でき
るため、抵抗１２とMOSトランジスタ４，５の
ゲート容量で決る時定数は十分小さく時刻t₁₁に
おける波形ＩとＪの変化は高速であり、MOSト
ランジスタ５は直ちに導通状態に変る。一方、
MOSトランジスタ４のゲート・ソース間電圧は
波形Ｊに示すように単に逆バイアス電圧が印加さ
れるだけであるから遮断状態にある。時刻t₁₂に
おいて入力端子１と２の信号が高レベルになると
NAND論理素子２３の出力は波形Ｆに示すよう
に低レベルとなる。時限回路２５は波形Ｅの高レ
ベルから低レベルに変化した時刻t₁₂から少なく
ともMOSトランジスタ５が完全に遮断するまで
の所定の期間、時刻t₁₃まで高レベルの出力信号
を発生する。これによりNAND論理素子２２と
２４の他の入力端子には時限回路２５の出力信号
をNAND論理素子２６（当然１入力NANDであ
るからインバータ回路でよい）で反転した信号が
印加されるためNAND論理素子２２と２４の出
力は同時に高レベルとなり、スイツチ素子２０と
２１は同時に導通状態となる。この時、第１図の
動作と同様に変成器３の第１の巻線n₁の巻始め端
（黒丸印で示す）と第３の巻線の巻終り端（黒丸
印）の反対側の電圧は等しくなるため、変成器３
のすべての巻線電圧は零になり等価的に短絡状態
となる。このため、MOSトランジスタ４と５の
ゲート容量に蓄えられた電荷は第１図で説明した
動作と同様に急速に放電され、MOSトランジス
タ５は高速に遮断する。時刻t₁₄で入力端子２の
電圧が低レベルとなるとスイツチ素子２１が導通
するためMOSトランジスタ４が導通し、前記と
補対の回路が前記と同じ動作をおこなう。

ここで、抵抗１２の設定値について第１図に示
す回路との違いを説明する。第１図に示す回路の
場合、時刻t₃からt₄までの期間スイツチ素子９，
１０が両方共導通しており、特に時刻t₁からt₃ま
で（または時刻t₄からt₆まで）MOSトランジスタ
４または５を導通させようとする動作デユーテイ
比が小さくなると時刻t₃からt₄までの期間の割合
が増加するため、抵抗１２に流れる平均電流量が
増加してしまう。一方、第３図に示す回路におい
ては、MOSトランジスタ４または５を遮断する
信号が発生した時刻t₁₂またはt₁₅からスイツチ素
子２０および２１が同時に遮断する時刻t₁₃また
はt₁₆までの期間はMOSトランジスタ４または５
の導通期間（または動作デユーテイ比）に無関係
になり、MOSトランジスタ４または５のゲー
ト・ソース間電圧が完全になるまでの短期間だけ
抵抗１２に電流が流れるため、抵抗１２の値を小
さくしても直流電源１１から流れる平均電流量は
さほど増加しない。

なお、第３図に示した時限回路２５は公知のモ
ノステーブルマルチバイブレータ回路で実現でき
る。第５図は時限回路２５の一例であり、３０は
入力信号端子、３１は出力信号端子、３２，３３
は抵抗、３４はコンデンサ、３５は電源端子、３
６はトランジスタであり、入力信号端子３０とト
ランジスタ３６のベース間にコンデンサ３４が接
続され、電源端子３５とトランジスタ３６のベー
スとコレクタ間に各々抵抗３３と３２が接続さ
れ、トランジスタ３６のコレクタが出力信号端子
３１に接続されている。入力信号端子３０には
NAND論理素子２３の出力が接続され、出力信
号端子３１はNAND論理素子２６の入力に接続
される。

第６図は第５図の動作を説明するための動作波
形であり、Ｋはトランジスタ３６のベース電圧を
示す。入力信号端子３０の信号が波形Ｅに示すよ
うに時刻t₁₂またはt₁₅において立下るとトランジ
スタ３６のベース電圧は波形Ｋに示すように負側
に駆動されトランジスタ３６は遮断するため出力
信号端子３１の信号は波形Ｆに示すように立上
る。抵抗３３に流れる電流によりコンデンサ３４
が充電されるに従いトランジスタ３６のベース電
圧は正側に上昇し、時刻t₁₃またはt₁₆で該ベース
電圧がトランジスタ３６を導通させるに必要な電
圧V_BEに達するとトランジスタ３６は導通して出
力信号端子３１の信号は波形Ｆに示すように立下
る。したがつて、前記説明のようにMOSトラン
ジスタ４または５を十分に遮断するために必要な
期間を設定するため第３図における時限回路では
コンデンサ３４または抵抗３３を所定の値に設定
すればよい。

以上説明したように第３図に示す本発明の第１
の実施例では少ない消費電力で抵抗１２の値を小
さくできるため、従来の駆動方法と比べてMOS
トランジスタ４または５のターンオン時間を大幅
に改善できる。

第７図は本発明の第２の実施例であり、４０，
４１はNAND論理素子、４２はスイツチ素子、
４３，４４はダイオード、４５は抵抗である。入
力端子１，２は各々NAND論理素子４０，４１
の入力に接続され、NAND論理素子４０，４１
の出力は各々スイツチ素子２０，２１のゲートに
接続され、時限回路２５の出力はMOSトランジ
スタを用いたスイツチ素子４２のゲートに接続さ
れ、スイツチ素子４２のソースは直流電源１１の
負極端子に接続され、スイツチ素子４２のドレイ
ンは抵抗４５を通してダイオード４３，４４のカ
ソードに接続され、ダイオード４３，４４のアノ
ードは各々スイツチ素子２０，２１のドレインに
接続され、さらに直流電源１１の正極端子は変成
器３の第１の巻線n₁と第３の巻線n₃の接続点に抵
抗を介することなく直接接続されている。

以下その動作を第８図の動作波形により説明す
る。第８図において、Ａ，Ｂ，Ｅ，Ｆ，Ｉ，Ｊは
第４図で説明した記号と同一であり、Ｌは
NAND論理素子４０の出力信号波形、Ｍは
NAND論理素子４１の出力信号波形である。時
刻t₁₁において入力端子１の信号が低レベルにな
るとNAND論理素子４０の出力は波形Ｌに示す
ように高レベルとなりスイツチ素子２０は導通す
るため、変成器３の第４の巻線n₄には波形Ｉに示
すようにMOSトランジスタ５を導通させるゲー
ト閾値電圧V_th以上の電圧が生じ、変成器３の第
２の巻線には波形Ｊに示すようにMOSトランジ
スタ４を遮断させる方向の負の電圧が生ずる。こ
の時、入力端子２の電圧は波形Ｂに示すように高
レベルであるから、NAND論理素子４１の出力
は波形Ｍに示すように低レベルであり、スイツチ
素子２１は遮断している。第３図に示す回路と異
なり、直流電源１１と直列に抵抗（第３図におけ
る抵抗１２）が存在しないため、MOSトランジ
スタ５のゲート・ソース間に生ずる電圧の立上り
は急峻となりMOSトランジスタは高速にターン
オンする。時刻t₁₂で入力端子１の信号が立上る
とNAND論理素子４０の出力は立下り、スイツ
チ素子２０は遮断する。この時第４図の動作波形
と同様に時限回路２５の出力は波形Ｆに示すよう
に立上り、スイツチ素子４２を導通させる。スイ
ツチ素子４２が導通すると直流電源１１から変成
器３の第１の巻線n₁、ダイオード４３を通して流
れる電流In₁と直流電源１１から変成器３の第３
の巻線n₃、ダイオード４４を通して流れる電流
In₂の総和が抵抗４５を通してスイツチ素子４２
のドレインからソースに流れる。この時上記電流
In₁とIn₂は等しく変成器３の第１の巻線n₁と第３
の巻線n₃を流れるため変成器３の第１の巻線n₁の
巻始め端（黒丸印で示す）と第３の巻線の巻終り
端（黒丸印の反対側）の電圧は等しくなり、第３
図で説明した動作と同様にMOSトランジスタ５
のゲート・ソース間電圧は急速に高レベルから零
に、MOSトランジスタ４のゲート・ソース間電
圧は急速に負極性レベルから零に変化して、
MOSトランジスタ５は高速にターンオフする。
時刻t₁₃において時限回路２５の出力が低レベル
となるとスイツチ素子４２は遮断する。時刻t₁₄
で入力端子２の信号が低レベルとなるとMOSト
ランジスタ４が導通状態に変り、以降時刻t₁₆ま
で上記と補対回路の動作がおこなわれる。時刻
t₁₂から時刻t₁₃まで（または時刻t₁₅から時刻t₁₆ま
で）の期間前記電流In₁とIn₂が変成器３の第１の
巻線n₁と第３の巻線n₃を流れると、変成器３の磁
束を打消し、両巻線n₁とn₃に対してインダクタン
ス成分がなくなるため、第３図の抵抗１２と同様
に電流を制限する抵抗４５が必要である。抵抗４
５に流れる電流は第３図の抵抗１２に流れる電流
の場合と同様に所定の短かい期間（時刻t₁₂から
時刻t₁₃間、または時刻t₁₅から時刻t₁₆）だけ流れ
るため、第３図の動作と同様に少ない消費電流で
高速なMOSトランジスタの駆動が可能となる。

第９図は本発明の第３の実施例であり、５０は
変成器、５１，５２はダイオードである。変成器
５０の第１の巻線n₁、第２の巻線n₂、第３の巻線
n₃、第４の巻線n₄は第３図または第７図に用いた
変成器３の巻線と同一であり、第５の巻線n₅と第
６の巻線n₆が設けられ、該第５の巻線n₅の巻始め
端（黒丸で示す）はダイオード５１を通してスイ
ツチ素子４２のドレインに、該第６の巻線n₆の巻
終り端（黒丸と反対側）はダイオード５２を通し
てスイツチ素子４２のドレインに接続され、該第
５の巻線n₅の巻終り端と該第６の巻線の巻始め端
は両方共スイツチ素子４２のソースに接続されて
いる。

しかして、入力端子１または２に印加される信
号に対しMOSトランジスタ５または４が導通ま
たは非導通になる動作は第７図の動作と同一であ
ることは明らかであるため、スイツチ素子４２の
動作のみ説明する。さて、動作波形は第８図と同
一であり、時刻t₁₂の直前においてはスイツチ素
子４２はその入力が波形Ｆに示すように低レベル
であるから遮断しており、スイツチ素子２０はそ
の入力が波形Ｌに示すように高レベルであるから
導通しているため変成器５０のすべての巻線には
巻始め端（黒丸印で示す）に対し巻終り端に正の
電圧が生じている。時刻t₁₂において入力端子１
の電圧が低レベルになると時限回路２５の出力は
波形Ｆに示すように高レベルとなるためスイツチ
素子４２が導通しMOSトランジスタ５および４
のゲート・ソース間電圧が零になるまで変成器５
０の第６の巻線n₆からダイオード５２を通しスイ
ツチ素子４２に電流が流れる。すなわち、MOS
トランジスタ５および４のゲート容量に蓄えられ
た電荷を変成器５０の第６の巻線n₆を介してダイ
オード５２とスイツチ素子４２で短絡することに
より放電する。この時、該放電の電流制限抵抗が
ないためMOSトランジスタ５のゲート・ソース
間電圧は急速に零となり、MOSトランジスタ５
は高速にターンオフできる。時刻t₁₅の直前にお
いてはスイツチ素子２１が導通してMOSトラン
ジスタ４が導通しており、変成器５０のすべての
巻線には巻始め端に対し巻終り端に負の電圧が生
じているため、時刻t₁₅においてスイツチ素子４
２が導通すると、MOSトランジスタ４および５
のゲート容量の放電は変成器５０の第５の巻線
n₅、ダイオード５１、スイツチ素子４２の直列回
路によりおこなわれる。また、時刻t₁₁において
MOSトランジスタ５がターンオンし、または時
刻t₁₄においてMOSトランジスタ５がターンオン
する時のスイツチング速度は第７図に示した回路
と同一であるため高速である。

なお、以上説明した本発明の実施例は２個の
MOSトランジスタ４と５を交互に駆動する方法
を示したが、１個のMOSトランジスタのみ駆動
する場合にも適用できる。すなわち、第３図およ
び第７図の実施例においては入力端子１のみに信
号を印加して、入力端子２は高レベルに保持すれ
ばMOSトランジスタ５のみの導通、遮断をおこ
なうことができ、第９図の実施例においては入力
端子１のみに信号を印加して、入力端子２は高レ
ベルに保持すれば、変成器５０の第５の巻線n₅と
ダイオード５１を除去してもMOSトランジスタ
５のみの導通、遮断をおこなうことができる。

以上説明したように本発明にあつては、変成器
を介してMOSトランジスタを駆動する回路にお
いて、該MOSトランジスタの遮断時に少なくと
も該MOSトランジスタが遮断するまでの所定の
期間該変成器の任意の巻線間電圧を低電圧にまた
は低くに保つようにしたので、小さい消費電力で
該MOSトランジスタを高速にターンオンおよび
ターンオフすることができ、本発明は極めて有用
である。

【図面の簡単な説明】

第１図は従来のMOSトランジスタの駆動方法
を示す回路図、第２図は第１図の動作の説明図、
第３図は本発明の第１の実施例を示す回路図、第
４図はその動作説明図、第５図は第３図における
時限回路の回路例、第６図はその動作説明図、第
７図は本発明の第２の実施例を示す回路図、第８
図はその動作説明図、第９図は本発明の第３の実
施例を示す回路図である。１，２……入力端子、３，５０……変成器、
４，５……MOSトランジスタ、６，７，８……
出力端子、９，１０，２０，２１，４２……スイ
ツチ素子、１１……直流電源、１２，３２，３
３，４５……抵抗、３４……コンデンサ、３６…
…トランジスタ、２２，２３，２４，４０，４１
……NAND論理素子、２５……時限回路、３０
……入力信号端子、３１……出力信号端子、３５
……電源端子。

Claims

【特許請求の範囲】

１変成器の第１の巻線と第１のスイツチ素子を
直列に接続し、該変成器の第３の巻線と第２のス
イツチ素子を直列に接続し、上記第１および第２
のスイツチを直流電源の一端に接続し、前記第１
の巻線と前記第３の巻線は逆方向に巻かれ、前記
第１および第３の巻線の他端は直接または所望に
応じて抵抗を直列接続して直流電源の他端に接続
し、前記変成器の他の巻線をMOSトランジスタ
のゲート電極とソース電極に接続し、前記第１お
よび第２のスイツチ素子の導通時に該MOSトラ
ンジスタを導通させる駆動方法において、前記第
１および第２のスイツチのそれぞれを駆動する
NAND回路を備え、該NAND回路の入力信号の
一方の出力が高レベルに変化したとき、他方の入
力信号は前記MOSトランジスタが遮断するまで
の期間高レベルを出力し、該入力信号が変化した
時刻から前記MOSトランジスタが遮断するまで
の期間の出力する時限回路を備え、該時限回路の
出力により、前記NAND回路またはスイツチ素
子を介して前記変成器の相互に逆方向に巻かれた
２個の巻線を交互に導通し、該巻線間の電圧を低
電圧に保つことを特徴とするMOSトランジスタ
の駆動方法。