JPH04362692A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
- Publication number
- JPH04362692A JPH04362692A JP3138794A JP13879491A JPH04362692A JP H04362692 A JPH04362692 A JP H04362692A JP 3138794 A JP3138794 A JP 3138794A JP 13879491 A JP13879491 A JP 13879491A JP H04362692 A JPH04362692 A JP H04362692A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer gate
- memory
- display device
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】コンピュータ等の表示用に用いら
れる陰極線管（以後ＣＲＴと略す）等の表示データを一
時蓄えるマルチポートメモリに関するものである。
れる陰極線管（以後ＣＲＴと略す）等の表示データを一
時蓄えるマルチポートメモリに関するものである。
【０００２】
【従来の技術】従来のマルチポートメモリの一例として
、１Ｍビットのデュアルポートメモリについて説明する
。図２にそのブロック図を示す。描画データの読み書き
するサイクルを以後ランダムアクセスと略す。また表示
装置にデータを供給するためにメモリセルアレイのデー
タをメモリ内のシリアルレジスタに転送するサイクルを
以後シリアルアクセスと略す。
、１Ｍビットのデュアルポートメモリについて説明する
。図２にそのブロック図を示す。描画データの読み書き
するサイクルを以後ランダムアクセスと略す。また表示
装置にデータを供給するためにメモリセルアレイのデー
タをメモリ内のシリアルレジスタに転送するサイクルを
以後シリアルアクセスと略す。
【０００３】５１２行５１２列のメモリセルアレイ２０
と、５１２ビットのシリアルレジスタ２１と、ランダム
アクセスするビットを選択するカラムデコーダ２２で１
つのブロック１１を成し、デュアルポートメモリは４つ
のブロック１１ａ〜１１ｄで構成される。
と、５１２ビットのシリアルレジスタ２１と、ランダム
アクセスするビットを選択するカラムデコーダ２２で１
つのブロック１１を成し、デュアルポートメモリは４つ
のブロック１１ａ〜１１ｄで構成される。
【０００４】ランダムアクセスでは、各ブロックで行ア
ドレスに該当するメモリセル２０のデータ５１２ビット
をセンスし、５１２ビットの中からカラムデコーダ２２
で１ビットに選択しランダムポート２４に接続すること
で、４ビットずつ読みだし、書き込みを行なう。
ドレスに該当するメモリセル２０のデータ５１２ビット
をセンスし、５１２ビットの中からカラムデコーダ２２
で１ビットに選択しランダムポート２４に接続すること
で、４ビットずつ読みだし、書き込みを行なう。
【０００５】シリアルアクセスでは、各ブロックで行ア
ドレスに該当するメモリセルのデータ５１２ビットをセ
ンスし、各シリアルレジスタ２１にラッチさせる。表示
装置の画素の表示速度を１／４分周したクロックでシリ
アルレジスタ２１からシリアルポート２３より４ビット
づつ順次よみだして、表示装置に表示する。
ドレスに該当するメモリセルのデータ５１２ビットをセ
ンスし、各シリアルレジスタ２１にラッチさせる。表示
装置の画素の表示速度を１／４分周したクロックでシリ
アルレジスタ２１からシリアルポート２３より４ビット
づつ順次よみだして、表示装置に表示する。
【０００６】
【発明が解決しようとする課題】マルチポートメモリが
コンピュータ等の表示用に用いられる場合、ランダムア
クセスは表示装置に対して局所的に行なわれる場合が非
常に多い。そのため、コンピュータの描画能力を示すの
に、１０から２０画素程度の直線の描画速度や、１０ｘ
１０画素程度の塗りつぶしの描画速度が使用されている
。
コンピュータ等の表示用に用いられる場合、ランダムア
クセスは表示装置に対して局所的に行なわれる場合が非
常に多い。そのため、コンピュータの描画能力を示すの
に、１０から２０画素程度の直線の描画速度や、１０ｘ
１０画素程度の塗りつぶしの描画速度が使用されている
。
【０００７】しかしながら従来の技術ではシリアルレジ
スタ２１とメモリセル２０の列方向データが１対１に対
応しており、表示装置が水平方向に走査するので、ラン
ダムアクセスも表示装置に対して水平方向のビット配置
でしか行なえないのが一般的であった。小容量のメモリ
を複数個用いて１プレーンを構成することは可能である
が、外部回路の増大等の課題がある。
スタ２１とメモリセル２０の列方向データが１対１に対
応しており、表示装置が水平方向に走査するので、ラン
ダムアクセスも表示装置に対して水平方向のビット配置
でしか行なえないのが一般的であった。小容量のメモリ
を複数個用いて１プレーンを構成することは可能である
が、外部回路の増大等の課題がある。
【０００８】本発明は表示装置のための水平方向のシリ
アルアクセスとコンピュータの描画に最適な矩形領域の
ランダムアクセスを可能とすることにより、システムの
小型化、高速化を実現するマルチポートメモリを提供す
ることを目的とする。
アルアクセスとコンピュータの描画に最適な矩形領域の
ランダムアクセスを可能とすることにより、システムの
小型化、高速化を実現するマルチポートメモリを提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明のマルチポートメ
モリは、描画データを読み書きするための複数の入出力
端子と、描画データを表示するための出力端子と、描画
データを蓄える複数のメモリセルアレイと、前記出力端
子に出力するデータを一時蓄えるシリアルレジスタを有
するマルチポートメモリであって、前記メモリセルアレ
イから前記シリアルレジスタに転送を行うための転送ゲ
ートと、アドレスに従って前記メモリセルアレイから前
記転送ゲートを介して選択的に前記シリアルレジスタに
データ転送を行う制御手段とを有し、前記表示のための
出力端子から表示装置の水平方向にデータを出力しなが
ら、描画データを読み書きする場合は矩形領域単位でア
クセスすることを特徴としたものである。
モリは、描画データを読み書きするための複数の入出力
端子と、描画データを表示するための出力端子と、描画
データを蓄える複数のメモリセルアレイと、前記出力端
子に出力するデータを一時蓄えるシリアルレジスタを有
するマルチポートメモリであって、前記メモリセルアレ
イから前記シリアルレジスタに転送を行うための転送ゲ
ートと、アドレスに従って前記メモリセルアレイから前
記転送ゲートを介して選択的に前記シリアルレジスタに
データ転送を行う制御手段とを有し、前記表示のための
出力端子から表示装置の水平方向にデータを出力しなが
ら、描画データを読み書きする場合は矩形領域単位でア
クセスすることを特徴としたものである。
【００１０】
【作用】本発明は上述の構成により、表示装置に対して
水平方向に描画データを供給しながら、ランダムアクセ
スを矩形領域でアクセスできる。そのためランダムアク
セスを４ｘ４の矩形領域で行なう場合１６ｘ１の線領域
で行なう場合と比較すると、メモリに対するアクセス速
度のみで任意方向の１５ドットの直線発生で３倍、１０
ｘ１０の矩形領域の塗りつぶしで２倍程度の速度向上が
望める。さらに直線発生のための演算時間を考慮すると
、４ｘ４の矩形領域でアクセスする場合最大４点の演算
時間で済むが、１６ｘ１でアクセスする場合最大１６点
演算時間が必要であるため、４ｘ４の矩形領域でアクセ
スするほうが外部回路の負担も低減できる。従って、本
発明を利用すればシステムの小型化、高速化できる。
水平方向に描画データを供給しながら、ランダムアクセ
スを矩形領域でアクセスできる。そのためランダムアク
セスを４ｘ４の矩形領域で行なう場合１６ｘ１の線領域
で行なう場合と比較すると、メモリに対するアクセス速
度のみで任意方向の１５ドットの直線発生で３倍、１０
ｘ１０の矩形領域の塗りつぶしで２倍程度の速度向上が
望める。さらに直線発生のための演算時間を考慮すると
、４ｘ４の矩形領域でアクセスする場合最大４点の演算
時間で済むが、１６ｘ１でアクセスする場合最大１６点
演算時間が必要であるため、４ｘ４の矩形領域でアクセ
スするほうが外部回路の負担も低減できる。従って、本
発明を利用すればシステムの小型化、高速化できる。
【００１１】
【実施例】以下、具体例について詳細に述べる。一例と
して、ランダムアクセス１６ビットの１Ｍビットメモリ
を１０２４ｘ１０２４画素の表示装置のフレームバッフ
ァとして用いる場合について説明する。図１は本発明の
一実施例におけるマルチポートメモリの構成を示すブロ
ック図である。
して、ランダムアクセス１６ビットの１Ｍビットメモリ
を１０２４ｘ１０２４画素の表示装置のフレームバッフ
ァとして用いる場合について説明する。図１は本発明の
一実施例におけるマルチポートメモリの構成を示すブロ
ック図である。
【００１２】５１２行１２８列のメモリセルアレイ１と
カラムデコーダ５それぞれ４つと、各メモリセルアレイ
のうち１つのセルアレイを選択する転送ゲート２と、選
択されるセルアレイを決定する転送ゲート制御回路４と
、シリアルレジスタ３により１つのブロック１０を成し
、マルチポートメモリは４つのブロック１０ａ〜１０ｄ
で構成される。
カラムデコーダ５それぞれ４つと、各メモリセルアレイ
のうち１つのセルアレイを選択する転送ゲート２と、選
択されるセルアレイを決定する転送ゲート制御回路４と
、シリアルレジスタ３により１つのブロック１０を成し
、マルチポートメモリは４つのブロック１０ａ〜１０ｄ
で構成される。
【００１３】ランダムアクセスは以下のようにして行う
。与えられたロウアドレスにより選択されたワード線に
つながる１６個の５１２行１２８列のセルアレイ１の中
から、各１２８ビットのデータがセンスされる。さらに
与えられたカラムアドレスからカラムデコーダ５によっ
て各１ビットを選択しランダムポート６に接続すること
で、１６ビットの読み書き可能とする。
。与えられたロウアドレスにより選択されたワード線に
つながる１６個の５１２行１２８列のセルアレイ１の中
から、各１２８ビットのデータがセンスされる。さらに
与えられたカラムアドレスからカラムデコーダ５によっ
て各１ビットを選択しランダムポート６に接続すること
で、１６ビットの読み書き可能とする。
【００１４】図３は図２に示すあるブロックの転送ゲー
ト２、シリアルレジスタ３及び転送ゲート制御回路４の
詳細な回路図である。シリアルアクセスは以下のように
して行う。与えられたロウアドレスにより選択されたワ
ード線につながる１６個の５１２行１２８列のセルアレ
イ１の中から、各セルアレイ１毎に１２８ビットのデー
タがセンスされる。つぎに各ブロック毎に転送ゲート制
御回路４で、与えられたカラムアドレス３２の２ビット
と、転送タイミング信号３０により、転送ゲート２の中
の１２８個のトランスファゲートを動作させる。また転
送タイミング信号３０によりトランスファゲートで選択
されたデータをシリアルレジスタ３に書き込む。各ブロ
ック毎のシリアルレジスタ３は、外部から与えられたク
ロックによりシリアル読み出し信号３１によって１ビッ
トづつシリアルポート７より４ビットづつ出力する。
ト２、シリアルレジスタ３及び転送ゲート制御回路４の
詳細な回路図である。シリアルアクセスは以下のように
して行う。与えられたロウアドレスにより選択されたワ
ード線につながる１６個の５１２行１２８列のセルアレ
イ１の中から、各セルアレイ１毎に１２８ビットのデー
タがセンスされる。つぎに各ブロック毎に転送ゲート制
御回路４で、与えられたカラムアドレス３２の２ビット
と、転送タイミング信号３０により、転送ゲート２の中
の１２８個のトランスファゲートを動作させる。また転
送タイミング信号３０によりトランスファゲートで選択
されたデータをシリアルレジスタ３に書き込む。各ブロ
ック毎のシリアルレジスタ３は、外部から与えられたク
ロックによりシリアル読み出し信号３１によって１ビッ
トづつシリアルポート７より４ビットづつ出力する。
【００１５】以上のように構成されたマルチポートメモ
リを用いて構成されたシステムにおいて、実際の表示装
置の（ｘ，ｙ）座標と本発明のマルチポートメモリのア
ドレスの関係を示す概念図を図４に示す。４０は表示装
置上の見え方を示しており、４１はランダムアクセス時
の１ワードのデータの並びである。
リを用いて構成されたシステムにおいて、実際の表示装
置の（ｘ，ｙ）座標と本発明のマルチポートメモリのア
ドレスの関係を示す概念図を図４に示す。４０は表示装
置上の見え方を示しており、４１はランダムアクセス時
の１ワードのデータの並びである。
【００１６】表示装置４０で四角で囲まれた小領域が１
回のランダムアクセスでアクセスされる領域で、中の数
値はそのワードを示すアドレスである。上位８ビットが
ロウアドレスで下位８ビットがカラムアドレスである。 ４１は１回のワードでアクセスされるデータの表示装置
上の並びで、中の数値はデータの何ビット目かを示して
いる。
回のランダムアクセスでアクセスされる領域で、中の数
値はそのワードを示すアドレスである。上位８ビットが
ロウアドレスで下位８ビットがカラムアドレスである。 ４１は１回のワードでアクセスされるデータの表示装置
上の並びで、中の数値はデータの何ビット目かを示して
いる。
【００１７】ランダムアクセスの場合、アドレスにより
各メモリセルアレイ１の中から１個のメモリセルが選択
される。ランダムアクセスされるデータの各ビットは、
各セルアレイに各ブロック内では同じｘ座標のデータが
入るように配列する。例えば、図１のブロック１０ａに
は、１５、１１、７、３のビット目のデータが対応する
。図１中のｒｄ［Ｎ］は、ランダムアクセスのデータ線
のＮビットを示している（Ｎは０から１５）。
各メモリセルアレイ１の中から１個のメモリセルが選択
される。ランダムアクセスされるデータの各ビットは、
各セルアレイに各ブロック内では同じｘ座標のデータが
入るように配列する。例えば、図１のブロック１０ａに
は、１５、１１、７、３のビット目のデータが対応する
。図１中のｒｄ［Ｎ］は、ランダムアクセスのデータ線
のＮビットを示している（Ｎは０から１５）。
【００１８】シリアルアクセスの場合、カラムアドレス
３２の２ビットを用いて各ブロック毎にどのメモリセル
を選択するかを決定する。それぞれのブロックで選択さ
れた、各メモリセルアレイのデータは、表示装置上のｙ
座標は同じ値で入っているので、各ブロックのシリアル
レジスタ３に書き込みは同一のｙ座標でアクセスできる
。
３２の２ビットを用いて各ブロック毎にどのメモリセル
を選択するかを決定する。それぞれのブロックで選択さ
れた、各メモリセルアレイのデータは、表示装置上のｙ
座標は同じ値で入っているので、各ブロックのシリアル
レジスタ３に書き込みは同一のｙ座標でアクセスできる
。
【００１９】なお、本実施例では１Ｍの１６ビットデュ
アルポートメモリを用いたが、メモリ容量には依存しな
いことは言うまでもない。
アルポートメモリを用いたが、メモリ容量には依存しな
いことは言うまでもない。
【００２０】
【発明の効果】以上説明してきたように本発明によれば
、シリアルアクセス部にカラムアドレスの一部を用いて
シリアルレジスタへの書き込みを制御することにより、
矩形領域のアクセスのできるマルチポートメモリを構成
し、そのマルチポートメモリをコンピュータ等の表示装
置に使用するこで、装置を小型、高速にすることができ
る。
、シリアルアクセス部にカラムアドレスの一部を用いて
シリアルレジスタへの書き込みを制御することにより、
矩形領域のアクセスのできるマルチポートメモリを構成
し、そのマルチポートメモリをコンピュータ等の表示装
置に使用するこで、装置を小型、高速にすることができ
る。
【図１】本発明の一実施例におけるマルチポートメモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】従来例のマルチポートメモリの構成を示すブロ
ック図である。
ック図である。
【図３】図２に示すあるブロックの転送ゲート、シリア
ルレジスタ及び転送ゲート制御回路の詳細な回路図であ
る。
ルレジスタ及び転送ゲート制御回路の詳細な回路図であ
る。
【図４】本発明の実施例におけるメモリのアドレスと表
示装置上のアドレスを示す概念図である。
示装置上のアドレスを示す概念図である。
１ セルアレイ
２ 転送ゲート
３ シリアルレジスタ
４ 転送ゲート制御回路
５ カラムデコーダ
６ ランダムポート
７ シリアルポート
３０ 転送タイミング信号
３１ シリアル読み出し信号
３２ カラムアドレス信号
Claims (1)
- 【請求項１】 描画データを読み書きするための複数
の入出力端子と、描画データを表示するための出力端子
と、描画データを蓄える複数のメモリセルアレイと、前
記出力端子に出力するデータを一時蓄えるシリアルレジ
スタを有するマルチポートメモリであって、前記メモリ
セルアレイから前記シリアルレジスタに転送を行うため
の転送ゲートと、アドレスに従って前記メモリセルアレ
イから前記転送ゲートを介して選択的に前記シリアルレ
ジスタにデータ転送を行う制御手段とを有し、前記表示
のための出力端子から表示装置の水平方向にデータを出
力しながら、描画データを読み書きする場合は矩形領域
単位でアクセスすることを特徴としたマルチポートメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138794A JPH04362692A (ja) | 1991-06-11 | 1991-06-11 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138794A JPH04362692A (ja) | 1991-06-11 | 1991-06-11 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04362692A true JPH04362692A (ja) | 1992-12-15 |
Family
ID=15230379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138794A Pending JPH04362692A (ja) | 1991-06-11 | 1991-06-11 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04362692A (ja) |
-
1991
- 1991-06-11 JP JP3138794A patent/JPH04362692A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568431A (en) | Memory architecture and devices, systems and methods utilizing the same | |
| US4991110A (en) | Graphics processor with staggered memory timing | |
| EP1995735B1 (en) | Memory device, memory controller and memory system | |
| US5761694A (en) | Multi-bank memory system and method having addresses switched between the row and column decoders in different banks | |
| JP2557113B2 (ja) | デュアルポートダイナミックメモリ | |
| US5654932A (en) | Memory devices with selectable access type and methods using the same | |
| JPS61288240A (ja) | 半導体記憶装置 | |
| US5581513A (en) | Continuous page random access memory and systems and methods using the same | |
| KR100297716B1 (ko) | 높은멀티비트자유도의반도체메모리장치 | |
| JPH04362692A (ja) | マルチポートメモリ | |
| CN101383184A (zh) | 半导体存储器件和数据存储方法 | |
| JPH1040679A (ja) | シングルチップフレームバッファ、単一のチップ上に製造されたフレームバッファ、ディスプレイサブシステムおよびフレームバッファ構成方法 | |
| JP3061824B2 (ja) | 半導体メモリ | |
| JPS61289596A (ja) | 半導体記憶装置 | |
| KR100217277B1 (ko) | Pdp-tv의 sdram 인터페이스. | |
| JPS63292494A (ja) | 半導体メモリ | |
| KR100281250B1 (ko) | 개선된 메모리 구조, 장치, 시스템 및 이를 이용하는 방법 | |
| JPH0544680B2 (ja) | ||
| JP2695265B2 (ja) | マルチポートメモリ | |
| KR100217281B1 (ko) | Sdram 인터페이스 장치를 이용한 pdp-tv. | |
| JPH0554644A (ja) | 半導体記憶装置 | |
| JPH05113768A (ja) | フレームメモリ回路 | |
| JPS6330985A (ja) | 直線描画方式 | |
| HK1010013A (en) | Memory devices with selectable access type and systems and methods using the same | |
| JPH04339395A (ja) | マルチポートメモリ |