JPS6330985A - 直線描画方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直線描画方式に関し、特にディジタル描画装置
の表示画面上に所定の直線を描画する直線描画方式に関
する。

〔従来の技術〕

従来、この種の直線描画方式は、例えば、バーソナルコ
ンピュータなどのグラフィック描画機能を持った装置の
表示画面上に直線を描画する場合、表示画面上の全ドツ
トと１対１に対応した表示メモリ部の１ピツＩ・の各記
憶素子に対して、直線発生部で所定の直線描画アルゴリ
ズムにより、直線のドラ１〜・パターンを作り、この直
線の各ドツトの位置情報を１ドッＩ〜分発生しては対応
する表示メモリ部の記憶素子に書込み、これを読出して
１ドツト描画するという動作を繰り返す構成となってい
た。

〔発明が解決しようとする問題点〕

一つの直線を描画する時間は、一般に、直線のドツト・
パターンのドツトの位置情報を発生する時間と、表示メ
モリ部上のそのドツト・パターンに対応した記憶素子に
描画信号を書込み、又読出すメモリ・アクセスの時間と
を合わせた時間が必要となる。

ここで、ドラ１〜・パターンのドツトの位置情報を発生
する時間は直線発生上必要不可欠なものなので短縮は困
難であるが、メモリ・アクセスの時間は、メモリ・アク
セスの回数を減らすなどして短縮することが可能である
。

表示メモリ部は、通常、第３図に示すように、記憶素子
をＮビットづつの１ワ一ド単位としてアドレス番号を付
し、これら各ワードをＸ、Ｙの二次元方向にそれぞれｎ
個及びｍ個づつ配置して構成されており、読出しや書込
みは、その１ワ一ド単位で行なわれる。従って、１回の
メモリ・アクセスで、最大１ワード（Ｎビット）分の情
報を同時に書き込むことができるようになっている。

しかしながら、上述した従来の直線発生方式は、直線の
ドツト・パターンの位置を、１ドツト計算しては対応す
る記憶素子に描画信号を書込み、これを読み出しては１
ドツト描画するという動作を繰り返す構成となっている
ので、表示メモリ部中の同一ワードに対して何回もアク
セスするという無駄な動作を繰り返しており、描画速度
が遅くなるという欠点があった。

本発明の目的は、無駄な動作を除去し、描画速度を速く
することができる直線描画方式を提供することにある。

〔問題点を解決するための手段〕

本発明の直線描画方式は、表示画面上の全ドツトに１対
１で対応する１ビット単位の記憶素子を備え、これら各
記憶素子をそれぞれのアドレス番号をもつ複数ピッ１〜
づつのワード単位に分割し、前記アドレス番号の信号と
このアドレス番号のワード描画信号とを入力し、前記各
記憶素子にそれぞれ描画信号を前記ワード単位で書込む
表示メモリ部と、前記表示画面上に描画する直線の描画
開始点及び描画終了点のデータを人力し、所定の直線描
画アルゴリズムにより前記直線のドツト・パターンを作
りこの直線の各ドツトの位置情報をそれぞれ前記アドレ
ス番号の信号とこのアドレス番号のワード内の描画開始
ビット及び描画終了ピッＩ・の信号として出力する直線
発生部と、前記アドレス番号の信号を記憶するアドレス
レジスタと、前記描画開始ビット及び描画終了ビットの
信号をそれぞれ記憶する２つのレジスタから成る描画範
囲レジスタと、この描画範囲レジスタの出力信号により
前記ワード内の描画開始ビットから描画終了ビットまで
の各ビットに前記描画信号を書込むための描画範囲信号
を出力する描画範囲指定部と、この描画範囲指定部の出
力信号と前記アドレスレジスタの出力信号とにより前記
アドレス番号の信号とこのアドレス番号の前記ワード描
画信号とを前記アドレス番号が変るごとにビットパラレ
ルに出力する描画信号発生部とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

この実施例は、表示画面上に描画する直線の描画開始点
と描画終了点とのデータを入力し、所定の直線発生アル
ゴリズムに従って直線のドラＩ〜・パターンを発生し、
この直線の各ドットの位置情報をそれぞれアドレス番号
の信号ＡＤとそのアドレス番号のワード内の描画開始ビ
ット及び描画終了ビットの信号Ｂｌ、Ｂ２として出力す
る直線発生部１と、直線発生部１からのアドレス番号の
信号ＡＤを記憶するアドレスレジスタ３と、描画開始ビ
ット及び描画終了ビットの信号Ｂｌ、Ｂ２をそれぞれ記
憶する２つのレジスタ２１．２２から成る描画範囲レジ
スタ２と、描画範囲レジスタ２の出力信号により所定の
アドレス番号のワード内の描画開始ビットＢ１から描画
終了ビットＢ２までの各ビットに描画信号を書込むため
の描画範囲信号を出力する描画範囲指定部４と、アドレ
スレジスタ３の出力信号、即ちアドレス番号の信号ＡＤ
と描画範囲指定部４の出力信号とを入力し、直線発生部
１が出力するアドレス変更信号ＣＡによりアドレス番号
が変るごとに、アドレス番号の信号ＡＤとこのアドレス
番号のワード描画信号ＷＢとをビットパラレルに出力す
る描画信号発生部５と、表示部７の表示画面上の全ドツ
トに１対１で対応する１ピッ１−単位の記憶素子を備え
、これら各記憶素子を、それぞれのアドレス番号をもつ
複数ビットづつのワード単位に分割し、描画信号発生部
５からの出力信号、即ちアドレス番号の信号ＡＤ及びワ
ード描画信号ＷＢにより所定のアドレス番号のワードの
各記憶素子にこのワード単位で描画信号を書込み、記憶
する表示メモリ部６とを有し、表示メモリ部６の出力信
号により表示画面上に所定の直線を描画する構成となっ
ている。

次に、この実施例の動作について説明する。

第２図はこの実施例を動作させたときに得られる直線に
対応する表示画面上のドツト及び表示メモリ部６の記憶
素子の位置を示す配置図である。

第２図において、描画信号が書込まれたワードは実線で
、他は点線で示されている。

ここでは、第２図に示すように、１ワード８ビツト構成
とし、描画開始点０から描画終了点Ｐまで、水平線との
傾き４５度未満の直線のドツト・パターンを描画する場
合について説明する。

表示画面上に直線を描画するためには、元来、連続的に
変化するものを表示画面上の離散的なドツトで近似し、
量子化しなければならない。従来、この種の近似は、例
えば、Ｄ　Ｄ　Ａ　（Ｄｉｇｉｔ、ａｌ　Ｄｉｆｆｅｒ
ｅｎｔｉａｌ＾ｎａｌｙｚｅｒ）アルゴリズム等で行な
われている。

直線発生部１は、描画開始点Ｏと描画終了点Ｐとが与え
られると、このＤＤＡアルゴリズムに従って、描画開始
点Ｏに対応するワードＷＩ、のアドレス番号の信号ＡＤ
とそのアドレス番号のワード内の描画開始ビットの信号
Ｂ１から直線のドツト・パターンの信号を１点ずつ順次
発生していく。

そして、発生したドツトの位置が、前ドツトと同一のワ
ード内に存在する場合には、アドレス番号が変化するま
でそのワードＷ１．のドツトを発生し続ける。

アドレス番号が変化したら、このアドレス番号が変化す
る直前のアドレス番号のワードＷ１Ｊ内でドツト・パタ
ーンを発生し始めたビット、即ち描画開始ビットの信号
Ｂ１と、このアドレス番号の最後のピッ１〜、即ち描画
終了ビットの信号Ｂ２をレジスタ２１．２２に出力し、
このアドレス番号の信号ＡＤをアドレスレジスタ３に出
力して描画信号発生部５に対しアドレス変更信号ＣＡを
出力する。

描画範囲指定部４では、１ワード内の描画開始ピッ１〜
（Ｂ１〉と描画終了ビット（Ｂ２）と、これらビットに
挟まれたピッ１−〇とに描画信号を与えるための描画範
囲信号を出力する。

描画信号発生部５は、描画範囲信号とアドレスレジスタ
３からのアドレス番号の信号ＡＤとを入力し、アドレス
変更信号ＣＡにより、アドレス番号の信号ＡＤとこのア
ドレス番号のワード描画信号ＷＢとをピッｌ−シリアル
に出力し、表示メモリ部６の所定のアドレス番号のワー
ドの各記憶素子に同時に描画信号を書込む。

以下同様に、この動作を描画終了点Ｂに至るまで繰り返
すことにより、一つの直線のドツト・パターンが、表示
メモリ部６内に書込まれる。

従って、同一ワード内のメモリ・アクセスは一回で済み
、メモリ・アクセスの回数ｆ！−減らすことができ、描
画速度を速めることができる。

事実、第２図に示す例においては、総描画ドッ１〜ｖ１
が１９となっているので、従来の方法では１９回のメモ
リ・アクセスが・ピ・要であるのに対し、この実施例の
メモリ・アクセスは７回で済んでいる。

ただし、傾きが４５度以上の直線を描画するときには、
■ワード内には１ビツトしか入らないため、メモリ・ア
クセスの回数は変わらないし、描画速度も速まらない。

なお、本発明は、直線の描画だけでなく、直線の発生と
よく似たアルゴリズムで発生できる円や楕円の描画にも
適用できることは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、同一ワード内のメモリ・
アクセスが一回で済む構成にすることにより、水平線と
の傾きが４５度未満の直線を描画するときはメモリ・ア
クセスの回数が減り、描画速度を速めることができる効
果がある。特に水平線に近い直線を描画する場合は、メ
モリ・アクセスの回数はワードを構成するビット数分の
１に減らすことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例分示すブロック図、第２図は
第１０の実施例を動作させたときに得られる直線に対応
するドツト及び記憶素子の位置を示す配置図、第３図は
Ｎビットのワードで構成された表示メモリ部の構成図で
ある。 ■・・・直線発生部、２・・・描画範囲レジスタ、３・
・・アドレスレジスタ、４・・・描画範囲指定部、５・
・・描画信号発生部、６・・・表示メモリ部、７・・・
表示部、峯２ヅ ｆ３父

Claims (1)

【特許請求の範囲】
1. 表示画面上の全ドットに１対１で対応する１ビット単位
   の記憶素子を備え、これら各記憶素子をそれぞれのアド
   レス番号をもつ複数ビットづつのワード単位に分割し、
   前記アドレス番号の信号とこのアドレス番号のワード描
   画信号とを入力し、前記各記憶素子にそれぞれ描画信号
   を前記ワード単位で書込む表示メモリ部と、前記表示画
   面上に描画する直線の描画開始点及び描画終了点のデー
   タを入力し、所定の直線描画アルゴリズムにより前記直
   線のビット・パターンを作りこの直線の各ドットの位置
   情報をそれぞれ前記アドレス番号の信号とこのアドレス
   番号のワード内の描画開始ビット及び描画終了ビットの
   信号として出力する直線発生部と、前記アドレス番号の
   信号を記憶するアドレスレジスタと、前記描画開始ビッ
   ト及び描画終了ビットの信号をそれぞれ記憶する２つの
   レジスタから成る描画範囲レジスタと、この描画範囲レ
   ジスタの出力信号により前記ワード内の描画開始ビット
   から描画終了ビットまでの各ビットに前記描画信号を書
   込むための描画範囲信号を出力する描画範囲指定部と、
   この描画範囲指定部の出力信号と前記アドレスレジスタ
   の出力信号とにより前記アドレス番号の信号とこのアド
   レス番号の前記ワード描画信号とを前記アドレス番号が
   変るごとにビットパラレルに出力する描画信号発生部と
   を有することを特徴とする直線描画方式。