JPH04363704A - プログラマブルコントローラの演算プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルコント
ローラの演算プロセッサに関する。

【０００２】

【従来の技術】制御と、情報の融合というＦＡ（ファク
トリーオートメーション）化の傾向に基づき、プログラ
マブルコントーラの用途は、従来のリレーシーケンス制
御中心のプログラム構成から、データ処理更には情報処
理用応用命令が多用されたプログラム構成に変わってき
ている。

【０００３】最近のプログラマブルコントローラではこ
うした傾向に基づき、応用命令が複雑、高機能化する方
向にある。このプログラマブルコントローラのこのよう
な命令が高機能化する動きは、ＣＩＳＣ型と称されるコ
ンピュータの動向に類似している。一方、情報処理分野
におけるコンピュータの動きとして、ＲＩＳＣ型と称さ
れるコンピュータが複雑、高機能化したＣＩＳＣ型コン
ピュータに対比させる形で登場してきている。

【０００４】特に、最近のワークステーション分野では
ＲＩＳＣ型アーキテクチャのプロセッサがＣＰＵとして
多く採用されている。ところでプログラマブルコントロ
ーラに利用されている演算プロセッサは、ＣＩＳＣ型タ
イプのアーキテクチャを持つものが従来から採用されて
いる。この場合図１９に示すように、インストラクショ
ンメモリＩＭと、ＣＩＳＣ型演算プロセッサ１’と、デ
ータメモリＤＭと、マイクロコードＭＣとから構成され
、マイクロコードＭＣはより複雑、高機能化する応用命
令を実行するための情報を得る手段として、命令自体の
コードとは別に用いたものである。

【０００５】

【発明が解決しようとする課題】上述のような命令処理
にはマイクロコードＭＣが不要なＲＩＳＣ型に比べ、処
理速度が遅くなる。また、命令のコードサイズがばらば
らであり、高効率なパイプライン処理ができないという
問題もある。更には、複雑な処理をする高機能な命令を
実行する場合には、ハードウェアが複雑となるという問
題もある。また複雑さを軽減するためにはマイクロコー
ドＭＣにハードウェア機能を一部依存させるが、内蔵ハ
ードウェアとマイクロコードＭＣとのトレードオフが難
しいという問題もある。

【０００６】一方、ＲＩＳＣ型のアーキテクチャを持つ
演算プロセッサは、プログラマブルコントローラには未
だ使用されていない。つまり最も使用頻度の高いシーケ
ンス命令は特殊な処理が必要なため、ＲＩＳＣ型の命令
セットではサポートされていない。そのため、ＲＩＳＣ
型の命令を使用すれば、一つのシーケンス命令に対し、
多くの命令を組合わさなければならず、そのため命令の
サイズが大きくなり、メモリコストが高くなるだけでな
く、ＣＩＳＣ型より遅くなる場合もある。

【０００７】図２０はワークシュテション分野で利用し
ているＲＩＳＣ型の演算プロセッサ１’’を用いてプロ
グラマブルコントローラを構成し、シーケンス命令の基
本的な処理である１ビット論理演算などのビット処理命
令をサポートしていることを前提とした命令を構成した
場合を示す。この場合インストラクッションメモリＩＭ
に格納する、例えば〔ＯＵＴ　　Ｙ０〕命令はデータ入
力する〔ＬＤ，　Ｒ１，Ｙ０〕命令と、ビット操作をし
て出力する〔ＢＩＴＯＵＴ　　Ｙ０〕命令の二つの命令
が必要となる。現在市販されているＲＩＳＣ型プロセッ
サでは、もっと多くの命令を必要とするのは言うまでも
ない。尚ＬＤはロード命令、ＳＴＲはストア命令、ＳＴ
はスタート命令を示す。

【０００８】本発明は上述の点に鑑みて為されたもので
、その目的とするところは使用メモリコストを下げる一
方、応用命令の高効率のパイプライン実行を可能とした
演算プロセッサのアーキテクチャを実現して、コストパ
ーフォーマンスの高いプログラマブルコントローラの演
算プロセッサを提供するにある。

【０００９】

【課題を解決するための手段】本発明は、ＣＩＳＣ型の
シーケンス命令を実行するビットプロセッシングユニッ
トと、ＲＩＳＣ型のデータ処理命令を実行するマルチビ
ットプロセッシングユニットと、両プロセッシングユニ
ットのマルチ演算を調停するコントロールユニットと、
両プロセッシングユニット共有のインストラクションレ
ジスタを持つインストラクションフェッチユニットと、
データメモリのバスインターフェース部とから少なくと
もなり、使用頻度の高いシーケンス命令をビットプロセ
ッシングユニットでパイプライン実行し、データ処理用
の応用命令をＲＩＳＣ型のデータ処理命令にコンパイル
してマルチビットプロセッシングユニットでパイプライ
ン実行させるものである。

【００１０】

【作用】本発明によれば、使用頻度の高いシーケンス命
令をビットプロセッシングユニットでパイプライン実行
するので、少ないメモリサイズで高効率のパイプライン
を実現できる。またデータ処理用の応用命令をＲＩＳＣ
型のデータ処理命令にコンパイルしてマルチビットプロ
セッシングユニットでパイプライン実行させるので、複
数ワードに及ぶ応用命令でも高い効率のパイプラインで
高速実行できる。

【００１１】

【実施例】以下本発明を実施例により説明する。 （実施例１）図１は、本発明の実施例１の演算プロセッ
サ１を中心としたブロック構成を示し、図示するように
外部に命令が格納されるインストラクションメモリＩＭ
と、データメモリＤＭとを分離して設けた所謂ハーバー
ドアーキテクチャを採用している。

【００１２】ユーザのソースプログラムは、インストラ
クションメモリＩＭとは別のプログラムメモリ（図示せ
ず）に格納し、実行時には３２ｂｉｔのインストラクシ
ョンメモリＩＭにコンパイルされて格納されることを前
提とする。またシーケンス命令は、ユーザのソースコー
ドが１対１でコンパイルされる。一方データ処理用の応
用命令は、ＲＩＳＣ型の命令に変換されるため、コード
サイズの比率は定まらない。

【００１３】以上の前提条件の下に本発明の実施例を更
に詳細に説明する。インストラクションメモリＩＭにあ
る命令は全て１ワード（１ワード＝３２ｂｉｔ）で命令
が完結している。またデータメモリＤＭのデータ幅は１
６ｂｉｔ幅としている。演算プロセッサ１は内部を大き
く分類してインストラクションフェッチユニット２（以
下ＩＦＵ部と略す）、コントロールユニット３、ビット
プロセッシングユニット（以下ＢＰＵ部と略す）４、マ
ルチビットプロセッシングユニット（以下ＭＰＵ部と略
す）５、データメモリバスインターフェース部（以下Ｂ
ＩＵ部と略す）６の５つのユニットから構成されており
、ＩＦＵ部２は図２に示すように１６ｂｉｔカウンタで
構成されたプログラムカウンタ（以下ＰＣと略す）２ａ
と、命令をフェッチする３２ｂｉｔ長のレジスタにより
構成されたインストラクションレジスタ（以下ＩＲと略
す）２ｂと，ゲート素子２ｃ、２ｄとからなり、ＰＣ２
ａの更新はＢＰＵ部４又はＭＰＵ部５からのＰＣ２ａの
更新情報のＰＣＩＮＣ／ＰＣＨＬＴ＝”Ｈ”と、コント
ロールユニット３のクロックコントローラ３ｂから出力
されるＦｅｔｃｈＣＬＫとのゲート素子２ｃでの合成条
件によりＰＣ２ａのクロックを生成して行い、更新しな
いときは、ＰＣＩＮＣ／ＰＣＨＬＴ＝”Ｌ”となって、
クロックを生成しない。命令のフェッチも同様で、ＢＰ
Ｕ部４又はＭＰＵ部５からのフェッチ許可／禁止信号の
ＦＥＮ／ＦＩＮＨ＝”Ｈ”と、コントロールユニット３
のクロックコントローラ３ｂから出力されるＦｅｔｃｈ
ＣＬＫとのゲート素子２ｄでの合成により、Ｆｅｔｃｈ
ＣＬＫをＩＲ２ｂに出力し、このＦｅｔｃｈＣＬＫの立
ち上がりエッジでＩＲ２ｂの書き込みを行うもので、Ｆ
ｅｔｃｈＣＬＫはマシンサイクルの変化点で立ち上がる
。

【００１４】またコントロールユニット３は２つの演算
ユニットの演算調停を主目的とするユニットで、命令の
種類としてＢＰＵ命令か、ＭＰＵ命令かを大きく２つに
分け、この判定をベースとしてＢＰＵ部４と、ＭＰＵ部
５とのマルチ演算調停を行い、３２ｂｉｔのインストラ
クションバスＩＢの内上位６ｂｉｔをＭＰＵ／ＢＰＵ判
定デコード部３ａでデコードしてＭＰＵ命令か、ＢＰＵ
命令かの判定を行い、その判定結果により、ＭＰＵ部５
、ＢＰＵ部４から夫々出力される情報を選択するための
ＭＰＵ／ＢＰＵ　信号をラッチ回路３ｆを介してＢＩＵ
部６に出力する。またＦｅｔｃｈＣＬＫを含めてマルチ
演算パイプライン方式を実現するための各種クロックは
クロックコントローラ３ｂ及び実行コントロール部３ｃ
から生成される。尚３ｄ、３ｅはデータセレクタであり
、ＭＰＵ／ＢＰＵ　信号をセレクタ信号として用い、Ｐ
ＣＩＮＣ／ＰＣＨＬＴ、ＦＥＮ／ＦＩＮＨを入力Ａ，Ｂ
を通じてＭＰＵ部５、ＢＰＵ部４から選択して取り込ん
で出力Ｙから出す。

【００１５】図３はクロックコントローラ３ｂ又は実行
コントロール部３ｃから生成され、各ユニットに供給さ
れる各種クロックの波形を示し、同図（ａ）はベースク
ロックＢＡＳＥＣＬＫ　、同図（ｂ）はＦｅｔｃｈＣＬ
Ｋ、同図（ｃ）はＭＰＵ部５へ送るレジスタフェッチク
ロックＲＳＣＬＫ、同図（ｄ）はＭＰＵ部５、ＢＰＵ部
４へ送る演算クロック、同図（ｅ）はＢＩＵ部６へ送る
データメモリ読み出し信号ＤＭＲＤ、同図（ｆ）はデー
タメモリ書き込み信号ＤＭＷＲである。

【００１６】コントロールユニット３の実行コントロー
ル部３ｃはＢＰＵ部４、ＭＰＵ部５からのデータアクセ
ス要求信号ＲＱを取り込み、またＢＰＵ部４、ＭＰＵ部
５に対し実行許可信号をパイプラインシーケンスに基づ
き、ＢＰＵＥＸＵ，ＭＰＵＥＸＵとして出力する。特に
ＭＰＵＥＸＵは、パイプラインシーケンスにおいて実行
許可を出力するタイミングであっても、ＢＰＵ部４の１
ビットアキュムレータＢＩＴＡＣＣの内容がオフであれ
ば、ＭＰＵ部５に対して実行許可を出力しない仕様にな
っている。ＢＩＴＡＣＣは、シーケンス命令におけるビ
ット処理結果が格納される１ビットのアキュムレータで
ある。

【００１７】次に図３に示す各種クロックに基づき、パ
イプライン処理を行うためのＢＰＵ部４、ＭＰＵ部５の
内部ハードウェア構成を説明する。ＢＰＵ部４はＢＰＵ
命令を２６ｂｉｔで構成したもので、図４に示すように
、デコード部４ａ、データメモリＤＭのアドレス計算部
４ｂ、マシンサイクルカウンタ４ｃ、ＡＬＵ４ｄ、演算
ファンクションコード生成部４ｅ、ワーキングレジスタ
４ｆ、演算レジスタ４ｇ、アドレスレジスタ４ｈ等から
構成され、３２ｂｉｔの命令の上位６ｂｉｔをＢＰＵ指
定コードに割り当て、残りの２６ｂｉｔをインストラク
ションバスＩＢを介してＢＰＵ命令として取り込み、そ
の内の上位５ｂｉｔをオペコードＯＣとしてデコード部
４ａによりデコードし、残りの２１ｂｉｔからなるオペ
ランドＯＰをアドレス計算部４ｂに取り込むようになっ
ている。デコード部４ａは、複数サイクルの実行ステー
ジを必要とする命令を処理するために、マシンサイクル
カウンタ４ｃに実行ステージ数をプリセットし、実行ス
テージを繰り返す毎に、デクリメントするもので、デク
リメントした結果が０であれば、ＰＣＩＮＣ／ＰＣＨＬ
Ｔ＝”Ｈ”，ＦＥＮ／ＦＩＮＨ＝”Ｈ”とし、次の命令
をフェッチしてパイプラインを保つ。このときマシンサ
イクルカウンタ４ｃのプリセット値を必要実行ステージ
に１を引いた値とする。実行ステージが一つの命令では
マシンサイクルカウンタ４ｃのプリセット値が０となり
、常に次の命令をフェッチ許可することができる。また
マシンサイクルカウンタ４ｃの値が０以外のときはフェ
ッチを禁止する。マシンサイクルカウンタ４ｃの内容は
レジスタフェッチクロックの立ち上がりエッジで更新さ
れる。

【００１８】ビット処理が中心となるＡＬＵ４ｄに対す
るファンクションコードは５ｂｉｔのオペコードＯＣの
デコード出力と、ロジック回路４ｉを通じて取り込むマ
シンンサイクルカウンタ４ｃの情報ＭＣＤにより演算フ
ンクションコード生成部４ｅで決定生成され、またＦｅ
ｔｃｈＣＬＫの立ち上がりでコードが更新される。尚フ
ァンクションコードには演算クロックを制御する機能も
ある。例えば〔ＮＯＰ〕命令ならばワーキングレジスタ
４ｆ及びＢＩＴＴＡＣＣを中心とする演算レジスタ４ｇ
の書き込みクロックを生成しない。

【００１９】データメモリＤＭのアドレスは、２１ｂｉ
ｔのオペランドＯＰとマシンサイクルカウンタ４ｃのア
ドレス用マシンサイクル情報ＡＭＣＤとに基づいてアド
レス計算部４ｂにより計算され、アドレスレジスタ４ｈ
と、図１に示すＢＩＵ部６を介してデータメモリＤＭに
転送され、またデータメモリＤＭとワーキングレジスタ
４ｆ及び演算レジスタ４ｇとの間のデータ授受もＢＩＵ
部６を介して行われる。複数実行の命令処理の場合各実
行ステージで異なるアドレスを出力する際マシンサクル
カウンタ４ｃの情報が必要となる。

【００２０】尚演算クロックの立ち上がりのタイミング
とＦｅｔｃｈＣＬＫの立ち上がりは図３に示すように同
じであるが、演算クロックのアクティブロウの幅がＦｅ
ｔｃｈＣＬＫに比べて大きくとってあるのは、演算クロ
ックを必要とするワーキングレジスタ４ｆにＲＡＭを使
用し、このＲＡＭをアクセスするために必要なパルス幅
を得るためである。

【００２１】図５はＭＰＵ部５の内部ハードウェア構成
を示している。ここでＲＩＳＣ型の命令を実行するＭＰ
Ｕ部５でも乗除算を行う場合にはパイプライン処理中多
くの実行ステージを必要とするが、こうした乗除算は１
ワードの命令で実行が可能なため、ＢＰＵ部４と同様に
マシンサイクルカウンタ５ａを内蔵し、実行ステージを
管理するようになっている。

【００２２】３２ｂｉｔの命令の内上位６ｂｉｔのオペ
コードＯＣをデコード部５ｂでデコードし、残りの２６
ｂｉｔのオペランドＯＰをアドレス計算部５ｃに取り込
む。デコード部５ｂは複数サイクルの実行ステージを上
記のように必要とするために、マシンサイクルカウンタ
５ａに実行ステージ数をプリセットし、実行ステージを
繰り返す毎にデクリメントするようになっており、デク
リメントした結果が０であれば、ＰＣＩＮＣ／ＰＣＨＬ
Ｔ＝”Ｈ”、ＦＥＮ／ＦＩＮＨ＝”Ｈ”とし、次の命令
をフェッチしてパイプラインを保つ。このときマシンサ
イクルカウンタ５ａのプリセット値を必要実行ステージ
に１を引いた値とする。実行ステージが一つの命令では
マシンサイクルカウンタ５ａのプリセット値は０となり
、常に次の命令をフェッチ許可することができる。また
マシンサイクルカウンタ５ａの値が０以外のときはフェ
ッチを禁止する。マシンサイクルカウンタ５ａの内容は
レジスタフエッチクロックＲＳＣＬＫ　の立ち上がりエ
ッジで更新される。

【００２３】ＡＬＵ５ｄに対するファンクションコード
は６ｂｉｔのオペコードＯＣのデコード出力と、ロジッ
ク回路５ｆを通じて取り込むマシンンサイクルカウンタ
５ａの情報によりファンクションコード生成部５ｅで決
定生成され、またＦｅｔｃｈＣＬＫの立ち上がりでコー
ドが更新される。尚ファンクションコードには演算クロ
ックを制御する機能もある。

【００２４】データメモリＤＭのアドレス計算はアドレ
ス計算部５ｃで行うが、アドレッシングモードをサポー
トするので、内部のインデックスレジスタ５ｇ又はベー
スレジスタ５ｈの内容と、オペランドＯＰのオフセット
アドレスとを加算して出力したり、３２ｂｉｔ長のワー
キングレジスタ５ｉの内容をアドレスとして選択したり
する。どのようなアドレス計算を行うかの選択は、２６
ｂｉｔのオペランドＯＰの中にタグ情報をデコードする
ことにより行う。

【００２５】パイプライン処理上、ＭＰＵ部５がＢＰＵ
部４と基本的に異なるのは第２ステージであるデコード
、アドレス計算のとき３２ｂｉｔ長のワーキングレジス
タ５ｉから演算対象のレジスタの内容をＭＵＸ５ｌを通
じてレジスタフェッチクロックＲＳＣＬＫ　のタイミン
グでＡＬＵ５ｄの入力レジスタ５ｊにフェッチすること
である。また第３の実行ステージでは、書き込みクロッ
クＷＤＣＬＫによりメモリアクセス、レジスタ間演算、
演算結果の出力レジスタ５ｋに対する書き込みを行う。 尚メモリアクセスは全てロード／ストア命令で行う。尚
５ｍはアドレスレジスタである。

【００２６】ＢＩＵ部６は、データメモリＤＭのバスイ
ンターフェース部でＢＰＵ部４、ＭＰＵ部５からのデー
タメモリアドレスＤＭＡ及びデータメモリデータＤＭＤ
のセレクト機能を中心の機能として持っている。データ
メモリＤＭの読み出し／書き込みのコントロールは、コ
ントロールユニット３がＢＰＵ部４及びＭＰＵ部５から
のデータアクセス要求信号ＲＱに基づき、バスセレクト
のＢＰＵ／ＭＰＵ　信号と同時にＤＭＲＤ／ＤＭＷＲ　
信号をＢＩＵ部６に伝達することにより行われる。

【００２７】ところでＩＦＵ部２に対するフェッチ制御
及びＰＣ２ａの更新制御はＢＰＵ部４、ＭＰＵ部５から
出力されるＦＥＮ／ＦＩＮＨ及びＰＣＩＮＣ／ＰＣＨＬ
Ｔの信号を選択し、結果をＩＦＵ部２に伝達するわけで
ある。しかし単に２つの信号を選択するだけなら簡単で
あるが、実際には例外的シーケンスとして、割り込みシ
ーケンス、シングルステップシーケンス、バス開放シー
ケンス等も外部／内部的要因で、コントロールユニット
３がサポートするため、ＩＦＵ部２に対する伝達内容は
もっと複雑となる。 この内容についてはブランチ命令も含めて本発明では特
に触れない。

【００２８】またデータメモリＤＭに対するデータアク
セス要求信号ＲＱは、ＢＰＵ部４及びＭＰＵ部５から夫
々出力され、コントロールユニット３がデータアクセス
要求信号ＲＱを選択し、その結果をＲＤ／ＷＲのクロッ
ク信号及びバスのセレクト信号としてＢＩＵ部６に伝達
する。図７は、図１に示す構成に基づいくＢＰＵ部４、
ＭＰＵ部５のマルチ演算パイプライン方式のタイミング
について示している。

【００２９】この図７では、インストラクションメモリ
ＩＭの内容としては図６に示すように２つのＢＰＵ命令
と最も簡単な２つのＭＰＵ命令を例に挙げており、これ
らの命令がインストラクションメモリＩＭに格納され、
それを実行するときの状態を示している。図６中ｎ〜ｎ
＋１は各命令を格納したインストラクションメモリＩＭ
のアドレスを示している。

【００３０】図示するパイプラインは３段パイプライン
となっているが、各パイプラインステージの詳細につい
ては省略している。次に例示したパイプラインの概要に
ついて説明する。まず第１ステージは命令のフェッチを
行い、第２ステージはフェッチされた命令のデコード及
びデータのアドレス計算を行う。

【００３１】データのアドレス計算はデータメモリＤＭ
のアドレスの計算であり、デコード情報と、１ワード３
２ｂｉｔの命令に含まれるオペランドＯＰ、更には複数
実行ステージを必要とするＣＩＳＣ型シーケンス命令の
場合はどの実行ステージにあるかにより決定される。第
３ステージはレジスタ演算及びメモリアクセスを行うス
テージである。

【００３２】ＢＰＵ部４で実行する〔ＳＴ　　Ｘ０〕命
令は、この第３ステージでＢＰＵＥＸＵ信号が有効であ
れば、データメモリＤＭからのデータ入力と１ビット抽
出及びＢＩＴＡＣＣの書き込み処理を同じマシンサイク
ルで行う。このとき、データメモリＤＭのアドレスも１
マシンサイクルの幅で確定している。ＢＰＵ部４及びＭ
ＰＵ部５から出力されるデコード情報であるＰＣＩＮＣ
／ＰＣＨＬＴ，ＦＥＮ／ＦＩＮＨは実行する命令が何ス
テージ必要なのかにより決定される。 図示例では〔ＯＵＴ　　Ｙ０〕が図７（ｇ）に示すよう
に二つの実行ステージを必要とするので、最初の実行ス
テージではフェッチを禁止させる。また命令のアドレス
更新もさせない。それ以外の実行ステージは、そのステ
ージで実行が完結するので、命令のフェッチを許可し、
アドレスも更新する。

【００３３】実行ステージのとき、図７（ｅ）に示すＢ
ＰＵ部４のデータアクセス要求又は図７（ｆ）に示すＭ
ＰＵ部５のデータアクセス要求、つまり図示するように
データメモリＤＭに対するＲＤ要求、ＷＤ要求があれば
、そのデータアクセス要求をコントロールユニット３に
伝える。ここで高効率なパイプラインとは演算状態を連
続して行うことであり、命令のコードサイズがばらばら
であって、数ワードに及ぶ場合には実行ステージよりフ
ェッチが多くなって停止することがあるが、本発明の場
合にはＢＰＵ部４とＭＰＵ部５とも全て１ワードで実行
ステージに移行できる命令は、ＣＩＳＣ型アーキテクチ
ャで実行して実行ステージに移行するために、複数ワー
ドの命令フェッチを必要とするものは、１ワードで実行
ステージに移行できるＲＩＳＣタイプの命令に置き換え
、パイプラインの高効率化により、高速化を図っている
。

【００３４】シーケンス命令は全て１ワードで実行ステ
ージに移行できるのでＣＩＳＣ型の命令であってもＢＰ
Ｕ部４でパイプライン実行を行う。また応用命令の大半
は複数ワードの命令フェッチを必要とするので、ＲＩＳ
Ｃ型の１ワード固定長の命令に置き換え、ＭＰＵ部５で
パイプライン実行を行う。これらの２種類のＢＰＵ部４
とＭＰＵ部５とのマルチ演算を調停するコントロールユ
ニット３と、共有の１ワードインストラクションレジス
タを持つＩＦＵ部２を設けることにより、ハード量の少
ない高効率のパイプラインを維持できるアーキテクチャ
となるのである。

【００３５】尚図７（ａ）に示すインストラクションメ
モリＩＭのアドレスと、図７（ｂ）に示すインストラク
ションバスＩＢの出力はＩＦＵ部２から出力され、イン
ストラクションメモリＩＭのアドレスは図２に示すＩＦ
Ｕ部２内部のＰＣ２ａから出力される。またインストラ
クションバス出力はＩＦＵ部２内部のインストラクショ
ンレジスタ２ｂの出力である。そしてインストラクショ
ンメモリＩＭのアドレスの更新と同時に更新前アドレス
のインストラクションをインストラクションレジスタ２
ｂに書き込むのである。またＩＦＵ部２に対するＰＣ２
ａの更新情報ＰＣＩＮＣ／ＰＣＨＬＴ　、フェッチ許可
情報ＦＥＮ／ＦＩＮＨはコントロールユニット３がＢＰ
Ｕ部４、ＭＰＵ部５からの情報を選択し、ＩＦＵ部２に
伝達する。

【００３６】またＰＣ２ａの更新情報ＰＣＩＮＣ／ＰＣ
ＨＬＴ　、フェッチ許可情報ＦＥＮ／ＦＩＮＨはデコー
ド出力情報であって、インストラクションバスＩＢの内
容をデコードする論理回路の遅延ｔが存在する。ここで
図６で示した〔ＯＵＴ　　Ｙ０〕の命令では〔Ｙ０〕が
格納されたデータメモリＤＭからデータを読み出し、〔
Ｙ０〕のビット位置にＢＩＴＡＣＣの内容を反映させ、
再度データメモリＤＭに書き込む処理を行う。インスト
ラクションメモリＩＭには１ワード（３２ｂｉｔ）の〔
ＯＵＴ　　Ｙ０〕の命令が入っているが、ＢＰＵ部４の
デコード出力から図７（ｃ）に示すように最初にＦＩＮ
Ｈ，ＰＣＨＬＴが出力してフェッチを停止させ、次のサ
イクルでＦＥＮ　、　ＰＣＩＮＣ　が出力されて通常の
パイプラインシーケンスに入っている。

【００３７】インストラクションメモリＩＭのアドレス
の更新タイミングと同時に更新したアドレスの二つ前の
命令のデータアクセス要求、図７（ｇ）に示す実行情報
が確定する。これはフェッチからデコード、実行までに
３段のパイプラインシケンスに基づいていることを示す
。尚データのアドレスの計算結果はデータアクセス要求
と同時に確定する。

【００３８】（実施例２）図８は二つの異なるタイプの
命令、例えばデータを扱うデータ処理命令と、リレーシ
ケンス記述に適合したビット処理命令を、データ処理命
令はＭＰＵ部５で、ビット処理命令はＢＰＵ部４に夫々
割当て、ＭＰＵ部５とＢＰＵ部４の二つの演算処理ユニ
ットが交互に命令を実行する過程において３ステージパ
イプラインの一貫性を保つための必要最低限のコントロ
ール信号を機能を具体的に示して実施例２の構成を示し
いる。尚実施例１で使用した同じ記号、番号は同じ構成
、或いは信号、情報を示して、信号、情報については異
なるもの、新たに増えたものについてのみ詳説する。

【００３９】まず図８においてＩＦＵ部２のＰＣ２ａか
らは、インストラクションメモリＩＭのアドレスが出力
され、インストラクションメモリＩＭからは３２ｂｉｔ
の命令がＩＲ２ｂにフェッチされる。ＩＲ２ｂにフェチ
された命令コードはコントロールユニット３に送出され
る。コントロールユニット３からはＩＦＵ部２のＰＣ２
ａの更新及びＩＲ２ｂへの命令フェッチに関する情報（
ＵＰＤＡＴＡ　ＩＮＦＯ）がＩＦＵ部２に出力される。 この情報はＢＰＵ部４と、ＭＰＵ部５とから出力される
ＩＦＵ部２へのＰＣ２ａのアドレスの更新情報ＰＣＩＮ
Ｃ／ＰＣＨＬＴ　やフェッチ許可情報ＦＥＮ／ＦＩＮＨ
で、コントロールユニット３が有効となる方の情報を選
択した結果をＩＦＵ部２へ出力するものである。

【００４０】図中　ＯＰＥＮ　はコントロールユニット
３　が演算を許可することをＢＰＵ部４、ＭＰＵ部５に
夫々知らせる信号で、どちらか一方が許可される（図１
のＢＰＵＥＸＵ，ＭＰＵＥＸＵ　に相当する）。データ
バスＤＢはＢＰＵ部４とＭＰＵ部５とで共有するもので
、入力は共通で出力はＢＰＵ部５、ＭＰＵ部５で夫々の
３ステートバッファを介して接続される。

【００４１】ＢＤＭＡはＢＰＵ部４からのデータメモリ
ＤＭへの実効アドレスであり、ＭＤＭＡはＭＰＵ部５か
らのデータメモリＤＭへの実効アドレスであり、ＢＲ／
ＷはＢＰＵ部４のデータメモリＤＭの読み／書きのコン
トール信号であり、ＭＲ／ＷはＭＰＵ部５のデータメモ
リＤＭの読み／書きのコントール信号である。データメ
モリＤＭにはＢＩＵ部６からはＢＰＵ／ＭＰＵ信号で選
択されたデータメモリＤＭのコントロール信号がＤＭＲ
／Ｗ　として出力され、またアドレスがＤＭＡ　として
出力される。そして読み書きされるデータＤＭＤ　はデ
ータメモリＤＭとＢＩＵ部６の双方向のデータバスＤＡ
を通じて送受される。

【００４２】次にプログラムの一例を用いてどのような
タイミングでＢＰＵ部４とＭＰＵ部５との間でパイプラ
イン調停が行われるかを説明する。まず図９はインスト
ラクションメモリＩＭに格納されたサンプルプログラム
を示しており、Ｎ−１，…Ｎ＋２　はそのアドレスを示
す。さてこのサンプルプログラムに使われる命令はすべ
ての演算サイクル（図１０のＴ）で演算処理が終了し、
図中の命令の内〔ＳＴ　　Ｘ０〕と〔ＡＮＤ　　Ｌ０〕
はビット処理命令であるためにＢＰＵ部４に適合するの
で、ＢＰＵ部４で演算を行い、〔ＬＯＡＤ　　ｒ１，Ｅ
Ａ〕命令はデータを扱う命令であるためＭＰＵ部５で処
理を行う。

【００４３】而してまず完全パイプラインの状態を維持
するためには、一つの命令例の演算終了サイクルでＰＣ
２ａは二つ後の命令を示す必要があるので、〔ＳＴ　　
Ｘ０〕命令の演算サイクルでは、〔ＬＯＡＤ　　ｒ１，
ＥＡ〕命令をインストラクションメモリＩＭから読み出
すことになる。また〔ＳＴ　　Ｘ０〕命令の次の〔ＡＮ
Ｄ　　Ｌ０〕命令はＩＲ２ｂにラッチされており、この
ＩＲ２ｂの内容をコントロールユニット３がデコードし
てＢＰＵ部４、ＭＰＵ部５のどちらかの演算処理ユニッ
トに割り当てるかを判定する一方、ＢＰＵ部４とＭＰＵ
部５は演算に必要な情報をデコードする。

【００４４】更にＢＰＵ部４、ＭＰＵ部５は、必要な演
算サイクル数を判定し、演算サイクル数が１なら最終演
算サイクルとみなし、ＩＦＵ部２へのＰＣ２ａのアドレ
ス更新（ＰＣＩＮ）と、命令フェッチ許可（ＦＥＮ　）
をコントロールユニット３に要求する。このサンプルプ
ログラム例では〔ＡＮＤ　　Ｌ０〕命令がＢＰＵ部４で
処理する命令であることをデコードで判定し、ＢＰＵ部
４は演算サイクルが１の命令であることを判定し、アド
レス更新（ＰＣＩＮ）と、命令フェッチ許可（ＦＥＮ　
）をコントロールユニット３に要求する。

【００４５】コントロールユニット３は、ＢＰＵ部４か
らの要求を有効とみなし、ＩＦＵ部２にアドレス更新（
ＰＣＩＮ）　と、命令フェッチ許可（ＦＥＮ）を指示す
る。演算サイクルにおけるオペランドの処理についても
、同様に、外部のデータメモリＤＭがオペランドＯＰの
フィルードになっている場合、ＢＰＵ部４とＭＰＵ部５
とがデータメモリＤＭに対するアクセス要求（ＲＱ）を
出し、ＢＰＵ部４で処理する命令であれば、ＢＰＵ部か
らのＢＲ／Ｗ信号をデータメモリＤＭに対するＤＭＲ／
Ｗ信号として選択するようにＢＩＵ部６にＢＰＵ／ＭＰ
Ｕ信号で指示する。

【００４６】図１０は上記サンプルプグラムの実行にお
けるタイミングチャートを示しており、同図（ａ）はシ
ステムクロックを示し、演算サイクルＴ中にはφ１〜φ
６のクロックが存在する。同図（ｂ）はＰＣ２ａのアド
レスを示し、同図（ｃ）はＩＲ２ｂに命令をフェッチし
た状態を示す。同図（ｄ）はＢＰＵ部４からのＰＣ２ａ
のアドレス更新、フェッチ許可の情報出力の状態を示し
、同図（ｅ）はＭＰＵ部５かのＰＣ２ａのアドレス更新
（ＰＣＩＮＣ）、フェッチ許可の情報出力（ＦＥＮ）　
の状態を示す。

【００４７】更に同図（ｆ）はＢＰＵ部４のデータメモ
リＤＭに対するアクセス要求（ＲＱ）の状態を示し、同
図（ｇ）はＭＰＵ部５のデータメモリＤＭに対するアク
セス要求（ＲＱ）の状態を示す。同図（ｈ）はコントロ
ールユニット３によってＩＦＵ部２へ出力される、アド
レス更新（ＰＣＩＮＣ）　、フェッチ許可（ＦＥＮ）　
の指示を示す。

【００４８】同図（ｉ）はデータメモリＤＭに対するア
クセス要求（ＲＱ）が有効なユニットを示す。同図（ｊ
）は演算処理の状態を示す。図１１はデータメモリＤＭ
の状態を示しており、実効アドレスｅａにはビットオペ
ランド（Ｌ，Ｘ，Ｙ等）、ワードオペランド（ＤＴ等）
が格納される。

【００４９】さて上記のサンプルプログラムは一つの演
算サイクルを終了する命令を用いたが、図１２に示すよ
うに二つの演算サイクルを必要とし、ＢＰＵ部４で処理
される〔ＯＵＴ　　Ｙ０〕命令を使用したプログラムの
場合には、図１３に示すようなパイプライン調停がなさ
れる。この場合〔ＯＵＴ　　Ｙ０〕命令がＩＲ２ｂにラ
ッチされた最初のサイクルでＢＰＵ部４からＰＣ２ａの
アドレス更新の停止と、フェッチの禁止が要求される。 つまりＯＵＴ命令は２つの演算サイクルを必要とするた
め、命令のアドレスを更新し、フェチを許可すると２回
目、つまりＯＵＴ命令の最終演算サイクルの筈が、〔Ｌ
ＯＡＤ　　ｒ１，ＥＡ〕命令の演算サイクルになるため
である。

【００５０】従って、最初の演算サイクルでは命令のア
ドレス更新の禁止及びフェッチを禁止し、最終演算とな
る２回目の演算サイクルではアドレス更新と、フェッチ
の許可を要求するのである。尚図１３（ａ）〜（ｊ）は
図１０（ａ）〜（ｊ）と対応している。 （実施例３）図１４はリレーシケンス記述に適合したビ
ット処理命令をＢＰＵ部４での演算処理命令（以下ＢＰ
Ｕ命令）とし、１ワードの命令で複数の演算サイクルを
必要とする場合の、３ステージパイプライン調停のハー
ドウェアの実施例を示す。

【００５１】図１４においてＩＦＵ部２に含まれるＩＲ
２ｂからの命令コードはデコード部２０に取り込まる。 デコード部２０では命令をデコードするものでここから
のデコード出力を元に、演算情報、パイプラインコント
ロール、オペランドの実効アドレスが生成される。デコ
ード出力はロジック部２１に送られ、ロジック部２１で
は３ステージパイプラインの調停信号として、ＩＦＵ部
２に対する命令のアドレス更新／停止，、命令フェッチ
の許可／禁止を要求するための信号を生成する。つまり
ＰＣ２ａのアドレスの更新要求（ＰＣＩＮＣ）　、ＰＣ
２ａのアドレスの更新停止要求（ＰＣＩＮＣ）　、ＰＣ
２ａのアドレスの更新停止要求、ＰＣ２ａのアドレスの
デクリメント要求〔ＰＣＤＥ〕、命令フェッチ許可要求
（ＦＥＮ）　、命令フェッチ禁止要求（ＦＩＮＨ）がコ
ントロールユニット３へ出力される。

【００５２】一方デコード部２０からは必要な演算サイ
クル数から１を引いた値を持つの３ｂｉｔエンコード出
力が入力ロジック部２１に送られる。この入力ロジック
部２１は３ｂｉｔのＦ／Ｆ２２に上記３ｂｉｔエンコー
ド出力をプリセットする機能と、Ｆ／Ｆ２２をデクリメ
ントカウンタにする二つの機能を持ち、Ｆ／Ｆ２２の出
力がＡＡＬリセット状態で且つＢＰＵ命令のときには３
ｂｉｔエンコード出力をプリセットし、Ｆ／Ｆ２２の出
力がＡＬＬリセット状態でなく、且つＢＰＵ命令のとき
にはＦ／Ｆ２２をデクリメントカウンタとして機能させ
る。

【００５３】Ｆ／Ｆ２２の出力は演算サイクルのサイク
ル指定用エンコードとして機能し、図１５（ａ）に示す
クロックφ３　の立ち下がりで更新されるもので、デコ
ード部２３に送られる。このデコード部２３は、Ｆ／Ｆ
２２の出力のデコードを元に１ワードで複数の演算サイ
クルを必要とするＢＰＵ命令のサイクル別の演算コード
、オペランドＯＰのアドレスを，上記デコード部２０の
デコード出力を組み合わせて生成する。

【００５４】オペレーションコード出力部２４は、上記
デコード部２３からのサイクル別の演算コードと、デコ
ード部２０の出力とで、ＢＰＵ部４内のＡＬＵ４ｄのオ
ペコードＯＣを生成するものであり、さらにオペランド
ＯＰが外部のデータメモリＤＭにある場合、データメモ
リＤＭのアクセス要求（ＲＱ）をコントロールユニット
３に出す。演算コード及びデータメモリＤＭのアクセス
要求（ＲＱ）はともに、クロックφ６の立上がりで更新
されるＦ／Ｆ２２の出力となっている。

【００５５】アドレス生成部２５はデコード部２０と、
２３からの入力に加え、ＩＲ２ｂからの命令コードのオ
ペランド指定フィールドを入力としデータメモリＤＭの
アドレスを指定するものである。なおレジスタＢＭＦは
、ＩＲ２ｂがインストラクションメモリＩＭから命令を
フェッチする３２ｂｉｔのレジスタであるのに対し、イ
ンストラクションメモリＩＭと同じアドレスにあるビッ
トメモリ（図示せず）［以下ＢＭと称する］の１ビット
をＩＲ２ｂと同じタイミングでフェッチする１ｂｉｔレ
ジスタである。

【００５６】次に図１４の回路構成により得られるパイ
プライン調停信号を使用して、どのようなタイミングで
３ステージパイプライン処理が行なわれるかを、図１６
に示す１リードの命令で複数の演算サイクルを必要とし
、加えて特徴ある命令を例にあげて図１５のタイミング
チャートに基づいて説明する。例示した命令はＢＰＵ命
令のうち、使用頻度の高い［ＯＵＴ］，［ＤＦ］の二つ
の命令であり、［ＯＵＴ］命令は、データメモリＤＭに
ある１６ｂｉｔのオペランドを使用し、１ｂｉｔだけ、
コプロセッサ内部にあるＢＩＴＡＣＣリレーシーケンス
制御におけるリレー接点のオン／オフイメージが反映さ
れる。）の内容に置き換える演算を行なう二つの演算サ
イクルを必要とする。

【００５７】一方、［ＤＦ］命令は、オペランドＯＰが
データメモリＤＭには存在せず、フェッチされたインス
トラクションメモリＩＭのアドレス（ＰＣ２ａのアドレ
ス）と同じアドレスにある、ＢＭをビットオペランドと
して利用する演算を行ない、３つの演算サイクルを必要
とする。３つ演算サイクルのうち、最初の演算サイクル
でＢＩＴＡＣＣの内容をＢＭに書き込み、同じサイクル
で、［ＤＦ］命令のフェッチと同時にフェッチされたＢ
Ｍの内容であるレジスタＢＭＦとＢＭに書き込んだＢＩ
ＴＡＣＣの内容とのロジック演算を行なう。

【００５８】残りの二つの演算サイクルでは、レジスタ
／メモリの更新は行なわず、パイプライン調停サイクル
として、ハードウェアストロールサイクルとなっている
。図１５（ａ）のＴ１〜Ｔ５夫々は、一つのバスサイク
ル又は演算サイクルを示す。Ｔ１サイクルでは、演算は
［ＯＵＴ］命令の一つ前の命令の演算サイクルであり、
また［ＯＵＴ］命令のデコードサイクル及びオペランド
ＯＰの実効アドレス計算サイクルでもある。

【００５９】［ＯＵＴ］命令は二つのオペレーションサ
イクルを必要とするので、命令フェッチの禁止（ＦＩＮ
Ｈ）とプログラムカウンタ２ｂのアドレス更新の停止（
ＰＣＨＬＴ）をコントロルーユニット３に要求する。コ
ントロールユニット３は命令がＢＰＵタイプの命令であ
ることを判定しているので、ＢＰＵ部４からの命令フェ
ッチの禁止（ＦＩＮＨ）とＰＣ２ａのアドレス更新の停
止の要求（ＰＣＨＬＴ）を有効とし、ＩＦＵ部２に指示
する（図１５（ｂ））。

【００６０】また図１４のＦ／Ｆ２２の出力の値は演算
サイクル数に１を引いた値、［ＯＵＴ］命令の場合は図
１５（ｇ）に示すように１となる。命令フェッチの禁止
（ＦＩＮＨ）はＦ／Ｆ２２の出力の値が０以外のとき有
効となる。逆にＦ／Ｆ２２の出力の値が０のとき命令フ
ェッチ（ＦＩＮ）が命令フェッチの禁止（ＦＩＮＨ）に
代って有効となる。

【００６１】Ｆ／Ｆ２２の出力の値は、演算コード生成
とデータメモリＤＭのアクセス要求を判定するために、
図１４のデコード部２３でデコードされ、デコード結果
がクロックφ６の立上がりでオペレーションコード出力
部２５に含まれるラッチに記憶される。実効アドレスは
、図１５（ｆ）に示すようにこのサイクルのクロックφ
５で確定し、次のサイクルＴ２のオペランドフェッチの
ときにデータメモリＤＭのアドレスを１クロック分先出
しをする。

【００６２】Ｔ２サイクルでは、［ＯＵＴ］命令の最初
の演算サイクルをＴ１のクロックφ６の立上がりで記憶
された図１５（ｈ）に示す演算コードと図１５（ｄ）に
示すアクセス要求内容、すなわちオペレーションコード
出力部２５に含まれるラッチに記憶された内容をもとに
、データメモリＤＭにあるオペランドＯＰのフェッチを
行なう。このオペランドＯＰはクロックφ５で内部のデ
ータレジスタにラッチされる。

【００６３】またクロックφ３でＦ／Ｆ２２の出力の値
は１から０にデクリメントされ、命令フェッチの禁止（
ＦＩＮＨ）が命令フェッチ許可（ＦＩＮ）に、アドレス
更新の停止の要求（ＰＣＨＬＴ）がアドレス更新（ＰＣ
ＩＮＨ）に夫々変る。その為命令のアドレスがクロック
φ５で更新され、更新前にアドレスにある［ＤＦ］命令
がＩＲ２ｂにクロックφ５でフェッチされる。

【００６４】このサイクルのクロックφ６でＴ１サイク
ルと同様に［ＯＵＴ］命令の次に演算に必要な演算コー
ドとメモリアクセス要求コードをアドレス生成部２５で
更新する。Ｔ３サイクルは［ＯＵＴ］命令の最終演算サ
イクルとなる。このＴ３サイクルでは、図１５（ｈ）に
示すようにＢＩＴＡＣＣの内容を［Ｙ０］に対応するデ
ータメモリＤＭのビットに書き込む。また［ＤＦ］命令
のデコードサイクルとして、３つの演算サイクルを必要
とするので、Ｆ／Ｆ２２の値をプリセットする。次の［
ＤＦ］命令の最初の演算サイクルであるＴ４では、［Ｄ
Ｆ］命令が格納されているインストラクションメモリＩ
Ｍのアドレス（図１５（ｅ）に示す　　Ｎ＋１）と同じ
アドレスのＢＭにＢＩＴＡＣＣの内容を書き込む必要が
ある。しかし、アドレスは［ＤＦ］命令の次の命令のア
ドレス（Ｎ＋１）になっているのでアドレスをデクリメ
ントすることを要求することになる。このためロジック
部２０で生成されるパイプライン調停信号をＰＣ２ａの
アドレスのデクリメントを要求する信号（ＰＣＤＥＣ）
　と命令フェッチを要求する信号（ＦＩＮＨ）にクロッ
クφ３で変える。

【００６５】Ｔ４サイクルでは、［ＤＦ］命令の最初の
演算サイクルとなるので、Ｎ＋１のアドレスにあるＢＭ
のオペランドエリアに図１７に示すようにＢＩＴＡＣＣ
の内容を書き込む。ＢＭの更新前のビットオペランドは
、Ｔ２サイクルのクロックφ５で［ＤＦ］命令のフェッ
チと同時にレジスタＢＭＦにフェッチされ、レジスタＢ
ＭＦの内容は、Ｔ３サイクルのクロックφ６で更新され
る演算コードに反映される。

【００６６】演算コードに反映されたレジスタＢＭＦの
内容、すなわちＢＩＴＡＣＣに書き変る前のＢＭのビッ
トオペランドとＢＩＴＡＣＣとのロジック演算により、
結果をクロックφ５でＢＩＴＡＣＣに書き込む。またＴ
１−Ｔ３サイクルと同様にクロックφ３で、Ｆ／Ｆ２２
の出力の値を２から１にデクリメントして命令フェッチ
［ＦＩＮＨ］とし、命令のアドレス補正のためＰＣ２ａ
のアドレスの更新の信号［ＰＣＩＮＣ］をパイプライン
調停信号として出力する。

【００６７】Ｔ５サイクルと図１５では示していないＴ
６サイクルでは、［ＤＦ］命令の演算は行なわれず、パ
イプライン調停サイクルとしてハードウェアサイクルと
なる。尚図１５（ｃ）はＩＲ２ｂの内容を示す。また図
１８データメモリＤＭの記憶状態を示す。

【００６８】

【発明の効果】本発明は、上述のように構成し、使用頻
度の高いシーケンス命令をビットプロセッシングユニッ
トでパイプライン実行するので、少ないメモリサイズで
高効率のパイプラインを実現でき、またデータ処理用の
応用命令をＲＩＳＣ型のデータ処理命令にコンパイルし
てマルチビットプロセッシングユニットでパイプライン
実行させるので、複数ワードに及ぶ応用命令でも高い効
率のパイプラインで高速実行ができるものであり、高い
コストパーファマンスのプログラマブルコントーラが実
現でき、しかも両プロセッシングユニットを独立してモ
ジュール化することにより、設計時のインプリテーショ
ンからシミュレーションまで個別に行うことができて、
演算プロセッサの設計が容易となり、また全ての命令を
１ワードで実行することにより、命令キューを必要とせ
ず、その結果パイプライン調停も容易となるので、ハー
ド量を少なくできるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路ブロック図である
。

【図２】本発明の一実施例に用いるＩＦＵ部とコントロ
ールユニットの回路ブロック図である。

【図３】本発明の実施例１に用いるコントロールユニッ
トの各種クロックの説明図である。

【図４】本発明の実施例１に用いるＢＰＵ部の回路ブロ
ック図である。

【図５】本発明の実施例１に用いるＭＰＵ部の回路ブロ
ック図である。

【図６】本発明の実施例１において実行する命令の一例
を示す説明図である。

【図７】図６に示す命令の実行説明用タイムチャートで
ある。

【図８】本発明の実施例２に示す回路ブロック図である
。

【図９】本発明の実施例２の説明に用いる命令を格納し
たインストラクションメモリの内容説明図である。

【図１０】本発明の実施例２の動作説明用タイミングチ
ャートである。

【図１１】本発明の実施例２のデータメモリの格納状態
を示す説明図である。

【図１２】本発明の実施例２の説明に用いる別の命令を
格納したインストラクションメモリの内容説明図である
。

【図１３】本発明の実施例２の動作説明用タイミングチ
ャートである。

【図１４】本発明の実施例３のパイプライン調停信号の
生成回路部位のブロック図である。

【図１５】本発明の実施例３の動作説明用タイミングチ
ャートである。

【図１６】本発明の実施例３の説明に用いる命令を格納
したインストラクションメモリの内容説明図である。

【図１７】本発明の実施例３に用いるＢＭの格納状態説
明図である。

【図１８】本発明の実施例３のデータメモリの格納状態
を示す説明図である。

【図１９】従来例の回路ブロック図である。

【図２０】従来例の回路ブロック図である。

【符号の説明】

１　　　　　　演算プロセッサ ２　　　　　　インストラクションフェッチユニット３
　　　　　　コントロールユニット ４　　　　　　ビットプロセッシングユニット５　　　
　　　マルチビットプロセッシングユニット６　　　　
　　データバスインターフェース部ＩＭ　　　　インス
トラクションメモリＤＭ　　　　データメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＣＩＳＣ型のシーケンス命令を実行するビ
   ットプロセッシングユニットと、ＲＩＳＣ型のデータ処
   理命令を実行するマルチビットプロセッシングユニット
   と、両プロセッシングユニットのマルチ演算を調停する
   コントロールユニットと、両プロセッシングユニット共
   有のインストラクションレジスタを持つインストラクシ
   ョンフェッチユニットと、データメモリのバスインター
   フェース部とから少なくともなり、使用頻度の高いシー
   ケンス命令をビットプロセッシングユニットでパイプラ
   イン実行し、データ処理用の応用命令をＲＩＳＣ型のデ
   ータ処理命令にコンパイルしてマルチビットプロセッシ
   ングユニットでパイプライン実行させることを特徴とす
   るプログラマブルコントローラの演算プロセッサ。