JPH10307607A - 主プロセッサ及びプログラマブルコントローラ - Google Patents
主プロセッサ及びプログラマブルコントローラInfo
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- JPH10307607A JPH10307607A JP9118067A JP11806797A JPH10307607A JP H10307607 A JPH10307607 A JP H10307607A JP 9118067 A JP9118067 A JP 9118067A JP 11806797 A JP11806797 A JP 11806797A JP H10307607 A JPH10307607 A JP H10307607A
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- processor
- main processor
- sub
- programmable controller
- processing
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Abstract
(57)【要約】
【課題】 複数のプロセッサでシーケンス演算を実行す
る場合、一つのプロセッサが実行中でも残りのプロセッ
サは待機状態とならないようにして、ユーザプログラム
全体の処理時間の短縮を図る。 【解決手段】 主プロセッサ１に、副プロセッサ２から
もリード／ライトアクセス可能な２以上の内部レジスタ
１２ａ、１２ｂとテーブル１３とを設け、主プロセッサ
１からのメモリ３へのアクセスと副プロセッサ２からの
メモリ３へのアクセスを調停する手段１４を設ける。
る場合、一つのプロセッサが実行中でも残りのプロセッ
サは待機状態とならないようにして、ユーザプログラム
全体の処理時間の短縮を図る。 【解決手段】 主プロセッサ１に、副プロセッサ２から
もリード／ライトアクセス可能な２以上の内部レジスタ
１２ａ、１２ｂとテーブル１３とを設け、主プロセッサ
１からのメモリ３へのアクセスと副プロセッサ２からの
メモリ３へのアクセスを調停する手段１４を設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ラダー言語又はフ
ロー言語を使用し、複数のプロセッサでシーケンス演算
を行う主プロセッサ又はプログラマブルコントローラに
関し、特にプロセッサ間の処理の引き渡し方式に関す
る。
ロー言語を使用し、複数のプロセッサでシーケンス演算
を行う主プロセッサ又はプログラマブルコントローラに
関し、特にプロセッサ間の処理の引き渡し方式に関す
る。
【０００２】
【従来の技術】従来、ラダー言語を使用し、２つのプロ
セッサをシーケンス演算に用いたプログラマブルコント
ローラの構成を図７に示す。
セッサをシーケンス演算に用いたプログラマブルコント
ローラの構成を図７に示す。
【０００３】従来のプログラマブルコントローラは、主
プロセッサ１´、副プロセッサ２´、メモリ３´、バス
４ａ´、４ｂ´等で構成されていた。
プロセッサ１´、副プロセッサ２´、メモリ３´、バス
４ａ´、４ｂ´等で構成されていた。
【０００４】主プロセッサ１´と副プロセッサ２´は、
バス４ａ´で接続されており、また、主プロセッサ１´
とメモリ３´は、バス４ｂ´で接続されていた。
バス４ａ´で接続されており、また、主プロセッサ１´
とメモリ３´は、バス４ｂ´で接続されていた。
【０００５】主プロセッサ１´から副プロセッサ２´へ
１本の割込み信号ＩＲＱ１´が接続されている。
１本の割込み信号ＩＲＱ１´が接続されている。
【０００６】主プロセッサ１´は、演算回路１１´、レ
ジスタ１２´、テーブル１３´等を有していた。
ジスタ１２´、テーブル１３´等を有していた。
【０００７】レジスタ１２の出力は、割込み信号ＩＲＱ
１´に接続されている。
１´に接続されている。
【０００８】パラメータテーブル１３´は、副プロセッ
サ２´が応用命令マクロを実行するにあたって必要なパ
ラメータが格納されていた。
サ２´が応用命令マクロを実行するにあたって必要なパ
ラメータが格納されていた。
【０００９】主プロセッサ１´は、接点、コイルなどの
ラダーの基本命令を実行し、そして、内部のレジスタ１
２´から出力される割込み信号ＩＲＱ１´で副プロセッ
サ２´への割込みを実行していた。
ラダーの基本命令を実行し、そして、内部のレジスタ１
２´から出力される割込み信号ＩＲＱ１´で副プロセッ
サ２´への割込みを実行していた。
【００１０】副プロセッサ２´は、バス４ａ´を介し、
ラダーの応用命令を実行していた。
ラダーの応用命令を実行していた。
【００１１】メモリ３´は、ユーザプログラムや、シス
テムプログラム、Ｉ／Ｏデータ等を格納し、バス４ｂ´
を介して主プロセッサ１´とデータのやりとりをしてい
た。
テムプログラム、Ｉ／Ｏデータ等を格納し、バス４ｂ´
を介して主プロセッサ１´とデータのやりとりをしてい
た。
【００１２】主プロセッサ１´と副プロセッサ２´の処
理の分担方法はさまざまであるが、ここでは、接点、コ
イル等のラダー演算における基本命令を主プロセッサ１
´、応用命令を副プロセッサ２´が行うこととして、図
８、図９、図１０を用いて従来の処理の引き渡し方式を
説明する。
理の分担方法はさまざまであるが、ここでは、接点、コ
イル等のラダー演算における基本命令を主プロセッサ１
´、応用命令を副プロセッサ２´が行うこととして、図
８、図９、図１０を用いて従来の処理の引き渡し方式を
説明する。
【００１３】図８は、ユーザが専用のラダー言語入力装
置を用いて入力したラダープログラムの一部であり、図
９に示すように主プロセッサ１´が実行可能な命令フォ
ーマットに変換してメモリ３´内のユーザプログラムエ
リアに格納される。
置を用いて入力したラダープログラムの一部であり、図
９に示すように主プロセッサ１´が実行可能な命令フォ
ーマットに変換してメモリ３´内のユーザプログラムエ
リアに格納される。
【００１４】ラダープログラム内の応用命令は一般的に
サブルーチンの形態をとり、実際の処理はシステムプロ
グラムエリア内に格納されている。
サブルーチンの形態をとり、実際の処理はシステムプロ
グラムエリア内に格納されている。
【００１５】また、図８では応用命令１が演算結果をＸ
１に反映する命令であることを、応用命令２は演算結果
をどこにも反映させない命令であることを指示してお
り、他の引き数等はここでは明記しない。
１に反映する命令であることを、応用命令２は演算結果
をどこにも反映させない命令であることを指示してお
り、他の引き数等はここでは明記しない。
【００１６】図１０に各プロセッサの動作概略をタイム
チャートで示す。
チャートで示す。
【００１７】主プロセッサ１´は起動がかかるとユーザ
プログラムの先頭から実行を開始する。
プログラムの先頭から実行を開始する。
【００１８】ステップｎ＋３を実行時、内部レジスタ１
２´に“１”を書き込み、副プロセッサ２に対し割り込
みが出力され、主プロセッサ１´はＷＡＩＴ状態とな
る。この時点で副プロセッサ２´が応用命令１を実行す
るために必要なパラメータは主プロセッサ１´にあるパ
ラメータテーブル１３´に格納されているものとする。
副プロセッサ２´は割り込みがかかると、パラメータテ
ーブル１３´を読み出し、応用命令１マクロの実行を開
始する。応用命令１マクロの実行終了時、主プロセッサ
１´の内部レジスタ１２´にバス４ａ´を介して“０”
を書き込む。この時点で主プロセッサ１´はＷＡＩＴが
解除されユーザプログラムの次の命令実行を開始する。
２´に“１”を書き込み、副プロセッサ２に対し割り込
みが出力され、主プロセッサ１´はＷＡＩＴ状態とな
る。この時点で副プロセッサ２´が応用命令１を実行す
るために必要なパラメータは主プロセッサ１´にあるパ
ラメータテーブル１３´に格納されているものとする。
副プロセッサ２´は割り込みがかかると、パラメータテ
ーブル１３´を読み出し、応用命令１マクロの実行を開
始する。応用命令１マクロの実行終了時、主プロセッサ
１´の内部レジスタ１２´にバス４ａ´を介して“０”
を書き込む。この時点で主プロセッサ１´はＷＡＩＴが
解除されユーザプログラムの次の命令実行を開始する。
【００１９】これをユーザプログラムの最後まで実行し
て１スキャンが終了する。
て１スキャンが終了する。
【００２０】
【発明が解決しようとする課題】上記、従来の技術では
副プロセッサ２´が応用命令のマクロを実行中、主プロ
セッサ１´は必ずＷＡＩＴ状態となっている。
副プロセッサ２´が応用命令のマクロを実行中、主プロ
セッサ１´は必ずＷＡＩＴ状態となっている。
【００２１】図８に示すユーザプログラムでは、応用命
令１は演算結果をＸ１に反映させる命令のため、その処
理が終了するまで主プロセッサ１´はＷＡＩＴ状態とな
る必要がある。しかしながら、応用命令２に示す演算結
果の戻りがない命令のように、副プロセッサ２´が処理
を終了するまで待たずに主プロセッサ１´が実行可能な
命令までもＷＡＩＴ状態となってしまう。
令１は演算結果をＸ１に反映させる命令のため、その処
理が終了するまで主プロセッサ１´はＷＡＩＴ状態とな
る必要がある。しかしながら、応用命令２に示す演算結
果の戻りがない命令のように、副プロセッサ２´が処理
を終了するまで待たずに主プロセッサ１´が実行可能な
命令までもＷＡＩＴ状態となってしまう。
【００２２】本発明の目的は、ラダー言語及びフロー言
語を使用することが可能であり、そして、主プロセッサ
と、副プロセッサが並列に動作可能なプログラマブルコ
ントローラを提供することにある。
語を使用することが可能であり、そして、主プロセッサ
と、副プロセッサが並列に動作可能なプログラマブルコ
ントローラを提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ユーザが作成したプログラム及びＩ／Ｏ
データを格納するメモリと、ユーザからの起動により演
算を開始する主プロセッサと、主プロセッサからの割込
みでシーケンス演算を実行する副プロセッサと、から構
成されるプログラマブルコントローラに使用される主プ
ロセッサにおいて、複数種類の特定の命令を実行時、特
定の値が書き込まれる２以上の数のレジスタと、主プロ
セッサと副プロセッサとの間でデータを渡すためのテー
ブルと、主プロセッサと副プロセッサからメモリへのア
クセスを調停する手段とを具備するプログラマブルコン
トローラ用主プロセッサである。
に、本発明は、ユーザが作成したプログラム及びＩ／Ｏ
データを格納するメモリと、ユーザからの起動により演
算を開始する主プロセッサと、主プロセッサからの割込
みでシーケンス演算を実行する副プロセッサと、から構
成されるプログラマブルコントローラに使用される主プ
ロセッサにおいて、複数種類の特定の命令を実行時、特
定の値が書き込まれる２以上の数のレジスタと、主プロ
セッサと副プロセッサとの間でデータを渡すためのテー
ブルと、主プロセッサと副プロセッサからメモリへのア
クセスを調停する手段とを具備するプログラマブルコン
トローラ用主プロセッサである。
【００２４】また、本発明は、ユーザが作成したプログ
ラム及びＩ／Ｏデータを格納するメモリと、ユーザから
の起動により演算を開始する主プロセッサと、主プロセ
ッサからの割込みでシーケンス演算を実行する副プロセ
ッサと、から構成されるプログラマブルコントローラに
おいて、主プロセッサは、複数種類の特定の命令を実行
時、特定の値が書き込まれる２以上の数のレジスタと、
主プロセッサと副プロセッサとの間でデータを渡すため
のテーブルと、主プロセッサと副プロセッサからメモリ
へのアクセスを調停する手段とを具備するプログラマブ
ルコントローラである。
ラム及びＩ／Ｏデータを格納するメモリと、ユーザから
の起動により演算を開始する主プロセッサと、主プロセ
ッサからの割込みでシーケンス演算を実行する副プロセ
ッサと、から構成されるプログラマブルコントローラに
おいて、主プロセッサは、複数種類の特定の命令を実行
時、特定の値が書き込まれる２以上の数のレジスタと、
主プロセッサと副プロセッサとの間でデータを渡すため
のテーブルと、主プロセッサと副プロセッサからメモリ
へのアクセスを調停する手段とを具備するプログラマブ
ルコントローラである。
【００２５】そして、本発明は、使用する言語がラダー
言語である主プロセッサ又はプログラマブルコントロー
ラである。
言語である主プロセッサ又はプログラマブルコントロー
ラである。
【００２６】更に、本発明は、副プロセッサの数は１で
あり、割込みの数は２であり、そして、レジスタの数は
２である主プロセッサ又はプログラマブルコントローラ
である。
あり、割込みの数は２であり、そして、レジスタの数は
２である主プロセッサ又はプログラマブルコントローラ
である。
【００２７】また、本発明は、使用する言語がフロー言
語である主プロセッサ又はプログラマブルコントローラ
である。
語である主プロセッサ又はプログラマブルコントローラ
である。
【００２８】そして、本発明は、副プロセッサの数、割
込みの数及びレジスタの数は全て同じで、かつ、２以上
ある主プロセッサ又はプログラマブルコントローラであ
る。
込みの数及びレジスタの数は全て同じで、かつ、２以上
ある主プロセッサ又はプログラマブルコントローラであ
る。
【００２９】更に、本発明は、主プロセッサが具備する
複数のレジスタに対し、副プロセッサがリード又はライ
ト可能である主プロセッサ又はプログラマブルコントロ
ーラである。
複数のレジスタに対し、副プロセッサがリード又はライ
ト可能である主プロセッサ又はプログラマブルコントロ
ーラである。
【００３０】
【発明の実施の形態】本発明の発明の実施の形態を説明
する。
する。
【００３１】以下、本発明の主プロセッサ及びプログラ
マブルコントローラについて、ラダー言語を使用する一
実施例を、図１〜図３を用いて説明する。
マブルコントローラについて、ラダー言語を使用する一
実施例を、図１〜図３を用いて説明する。
【００３２】図１に２つのプロセッサを使用したプログ
ラマブルコントローラの構成を示す。
ラマブルコントローラの構成を示す。
【００３３】本実施例のプログラマブルコントローラ
は、主プロセッサ１、副プロセッサ２、メモリ３、バス
４ａ、４ｂから構成されている。
は、主プロセッサ１、副プロセッサ２、メモリ３、バス
４ａ、４ｂから構成されている。
【００３４】主プロセッサ１と副プロセッサ２は、バス
４ａで接続されており、また、主プロセッサ１とメモリ
３は、バス４ｂで接続されている。
４ａで接続されており、また、主プロセッサ１とメモリ
３は、バス４ｂで接続されている。
【００３５】主プロセッサ１から副プロセッサ２へ２本
の割込み信号ＩＲＱ１、ＩＲＱ２が接続されている。
の割込み信号ＩＲＱ１、ＩＲＱ２が接続されている。
【００３６】主プロセッサ１は、演算回路１１、第１レ
ジスタ１２ａ及び第２内部レジスタ１２ｂ、テーブル１
３、調停回路１４等を有している。
ジスタ１２ａ及び第２内部レジスタ１２ｂ、テーブル１
３、調停回路１４等を有している。
【００３７】第１内部レジスタ１２ａの出力はＩＲＱ１
に、第２内部レジスタ１２ｂの出力はＩＲＱ２に接続さ
れている。
に、第２内部レジスタ１２ｂの出力はＩＲＱ２に接続さ
れている。
【００３８】テーブル１３は副プロセッサ２が応用命令
マクロを実行するにあたって必要なパラメータが格納さ
れる。
マクロを実行するにあたって必要なパラメータが格納さ
れる。
【００３９】主プロセッサ１は、接点、コイルなどのラ
ダーの基本命令を実行し、第１レジスタ１２ａ及び第２
レジスタ１２ｂから出力される第１割込み信号ＩＲＱ１
及び第２割込み信号ＩＲＱ２で副プロセッサ２への割込
みを実行する。
ダーの基本命令を実行し、第１レジスタ１２ａ及び第２
レジスタ１２ｂから出力される第１割込み信号ＩＲＱ１
及び第２割込み信号ＩＲＱ２で副プロセッサ２への割込
みを実行する。
【００４０】副プロセッサ２は、ラダーの応用命令を実
行する。
行する。
【００４１】メモリ３は、ユーザプログラム、システム
プログラム、Ｉ／Ｏデータを格納する。
プログラム、Ｉ／Ｏデータを格納する。
【００４２】プログラマブルコントローラの使用等につ
いて説明する。
いて説明する。
【００４３】主プロセッサ１は基本命令を実行する。応
用命令マクロがあると、副プロセッサ２が実行するた
め、テーブル１３には副プロセッサ２が実行するにあた
って必要なパラメータが格納され、副プロセッサ２は割
り込みがかかるとまずテーブル１３を読み出し、その後
応用命令マクロを実行する。具体的には応用命令マクロ
の先頭アドレス、Ｉ／Ｏデータの先頭アドレス等が格納
される。
用命令マクロがあると、副プロセッサ２が実行するた
め、テーブル１３には副プロセッサ２が実行するにあた
って必要なパラメータが格納され、副プロセッサ２は割
り込みがかかるとまずテーブル１３を読み出し、その後
応用命令マクロを実行する。具体的には応用命令マクロ
の先頭アドレス、Ｉ／Ｏデータの先頭アドレス等が格納
される。
【００４４】調停回路１４は、主プロセッサ１からメモ
リ３へのアクセスと、副プロセッサ２からメモリ３への
アクセスを調停する。
リ３へのアクセスと、副プロセッサ２からメモリ３への
アクセスを調停する。
【００４５】ここで、図２、図３、図８を用いてプロセ
ッサ間の処理の引き渡し方式を詳細に説明する。
ッサ間の処理の引き渡し方式を詳細に説明する。
【００４６】図８は、ユーザが専用の入力装置を用いて
プログラミングしたラダープログラムの一部であり、こ
れは、従来のものと同じである。これを主プロセッサ１
が実行可能な命令フォーマットに変換し、図２に示すユ
ーザプログラムエリアに格納される。ここで、応用命令
１及び応用命令２は副ルーチンコールの形態に変換され
るが、応用命令１は演算結果をＸ１に反映させる命令で
あるため、ＣＡＬＬＸ（演算結果をＸ１に反映させる命
令）に変換し、応用命令２は演算結果をどこにも反映さ
せないためＣＡＬＬＹ（演算結果をＸ１に反映させない
命令）に変換する。
プログラミングしたラダープログラムの一部であり、こ
れは、従来のものと同じである。これを主プロセッサ１
が実行可能な命令フォーマットに変換し、図２に示すユ
ーザプログラムエリアに格納される。ここで、応用命令
１及び応用命令２は副ルーチンコールの形態に変換され
るが、応用命令１は演算結果をＸ１に反映させる命令で
あるため、ＣＡＬＬＸ（演算結果をＸ１に反映させる命
令）に変換し、応用命令２は演算結果をどこにも反映さ
せないためＣＡＬＬＹ（演算結果をＸ１に反映させない
命令）に変換する。
【００４７】本実施例において、複数種類の特定の命令
は、ＣＡＬＬＸ（演算結果をＸ１に反映させる命令）と
ＣＡＬＬＹ（演算結果をＸ１に反映させない命令）の２
種類がある。
は、ＣＡＬＬＸ（演算結果をＸ１に反映させる命令）と
ＣＡＬＬＹ（演算結果をＸ１に反映させない命令）の２
種類がある。
【００４８】主プロセッサ１は起動がかかるとユーザプ
ログラムの先頭から実行を開始する。ステップｎ、ｎ＋
１、ｎ＋２は接点及びコイル命令なので主プロセッサ１
が実行する。次にステップｎ＋３はＣＡＬＬＸ命令なの
で、第１内部レジスタ１２ａに“１”を書き込む。これ
により、次のサイクルから第１内部レジスタ１２ａの出
力が“１”となり、副プロセッサ２に割込み信号ＩＲＱ
１が出力され、主プロセッサ１はＷＡＩＴ状態となる。
ログラムの先頭から実行を開始する。ステップｎ、ｎ＋
１、ｎ＋２は接点及びコイル命令なので主プロセッサ１
が実行する。次にステップｎ＋３はＣＡＬＬＸ命令なの
で、第１内部レジスタ１２ａに“１”を書き込む。これ
により、次のサイクルから第１内部レジスタ１２ａの出
力が“１”となり、副プロセッサ２に割込み信号ＩＲＱ
１が出力され、主プロセッサ１はＷＡＩＴ状態となる。
【００４９】副プロセッサ２はＩＲＱ１により割り込み
がかかると、応用命令を実行するために必要なパラメー
タをテーブル１３から読みだし、応用命令１マクロを実
行する。
がかかると、応用命令を実行するために必要なパラメー
タをテーブル１３から読みだし、応用命令１マクロを実
行する。
【００５０】前述のように、ＩＲＱ１が出力されている
間は主プロセッサ１の演算は停止しているため、副プロ
セッサ２からメモリ３へのアクセスは占有される。
間は主プロセッサ１の演算は停止しているため、副プロ
セッサ２からメモリ３へのアクセスは占有される。
【００５１】副プロセッサ２が応用命令１マクロを実行
終了時、主プロセッサ１の１内部レジスタ１２ａに
“０”を書き込むことで主プロセッサ１のＷＡＩＴは解
除され、次のステップを実行する。
終了時、主プロセッサ１の１内部レジスタ１２ａに
“０”を書き込むことで主プロセッサ１のＷＡＩＴは解
除され、次のステップを実行する。
【００５２】ステップｎ＋４はＣＡＬＬＹ命令なので、
命令実行時に第２内部レジスタ１２ｂに“１”を書き込
む。これにより、次のサイクルから第２内部レジスタ１
２ｂの出力が“１”となり、副プロセッサ２に割り込み
信号ＩＲＱ２が出力され、主プロセッサ１はＷＡＩＴ状
態となる。
命令実行時に第２内部レジスタ１２ｂに“１”を書き込
む。これにより、次のサイクルから第２内部レジスタ１
２ｂの出力が“１”となり、副プロセッサ２に割り込み
信号ＩＲＱ２が出力され、主プロセッサ１はＷＡＩＴ状
態となる。
【００５３】一方、副プロセッサ２はＩＲＱ２により割
り込みがかかると、最初に主プロセッサ１の第２内部レ
ジスタ１２ｂに“０”を書き込み、ＷＡＩＴを解除す
る。その後ＩＲＱ１による割り込み処理と同様にテーブ
ル１３を読み出し、応用命令２マクロを実行する。
り込みがかかると、最初に主プロセッサ１の第２内部レ
ジスタ１２ｂに“０”を書き込み、ＷＡＩＴを解除す
る。その後ＩＲＱ１による割り込み処理と同様にテーブ
ル１３を読み出し、応用命令２マクロを実行する。
【００５４】ここで、ＷＡＩＴが解除されステップｎ＋
５以降を実行する主プロセッサ１と、応用命令２マクロ
を実行する副プロセッサ２とでメモリ３に対するアクセ
スの競合が発生するが、これは調停回路１４でしかるべ
き手段により調停される。
５以降を実行する主プロセッサ１と、応用命令２マクロ
を実行する副プロセッサ２とでメモリ３に対するアクセ
スの競合が発生するが、これは調停回路１４でしかるべ
き手段により調停される。
【００５５】以上、本実施例によれば、副プロセッサ２
が処理する応用命令マクロの処理結果を主プロセッサ１
に反映する必要がない場合、主プロセッサ１と副プロセ
ッサ２が並列に動作するため、ユーザプログラム全体の
処理時間を短縮することが可能となる。
が処理する応用命令マクロの処理結果を主プロセッサ１
に反映する必要がない場合、主プロセッサ１と副プロセ
ッサ２が並列に動作するため、ユーザプログラム全体の
処理時間を短縮することが可能となる。
【００５６】なお、主プロセッサ１から出力する割り込
み信号を１本にし、第１内部レジスタ１２ａと第２内部
レジスタ１２ｂの論理和を出力し、副プロセッサ２が割
り込み要因を解析する方法で処理の引き渡し方式を決定
することも可能である。
み信号を１本にし、第１内部レジスタ１２ａと第２内部
レジスタ１２ｂの論理和を出力し、副プロセッサ２が割
り込み要因を解析する方法で処理の引き渡し方式を決定
することも可能である。
【００５７】また、第１レジスタ１２ａ及び第２内部レ
ジスタ１２ｂは割り込み信号として出力せず、副プロセ
ッサ２がこれらのレジスタを常に監視して処理の引き渡
し要求を認識することも可能である。
ジスタ１２ｂは割り込み信号として出力せず、副プロセ
ッサ２がこれらのレジスタを常に監視して処理の引き渡
し要求を認識することも可能である。
【００５８】次に本発明の主プロセッサ及びプログラマ
ブルコントローラの第２の実施例について、フロー言語
を使用する例を図４〜図６を用いて説明する。
ブルコントローラの第２の実施例について、フロー言語
を使用する例を図４〜図６を用いて説明する。
【００５９】図４に主プロセッサと２つの副プロセッサ
を使用したプログラマブルコントローラの構成を示す。
を使用したプログラマブルコントローラの構成を示す。
【００６０】プログラマブルコントローラは、主プロセ
ッサ１、第１副プロセッサ２ａ及び第２副プロセッサ２
ｂ、メモリ３、バス４ａ、４ｂ、４ｃ等から構成されて
いる。
ッサ１、第１副プロセッサ２ａ及び第２副プロセッサ２
ｂ、メモリ３、バス４ａ、４ｂ、４ｃ等から構成されて
いる。
【００６１】主プロセッサ１と第１副プロセッサ２ａ及
び第２副プロセッサ２ｂはバス４ａ、４ｂで接続され、
主プロセッサ１とメモリ３とはバス４ｃで接続される。
び第２副プロセッサ２ｂはバス４ａ、４ｂで接続され、
主プロセッサ１とメモリ３とはバス４ｃで接続される。
【００６２】ＩＲＱ１は第１副プロセッサ２ａに、ＩＲ
Ｑ２は第２副プロセッサ２ｂに、それぞれ接続される。
Ｑ２は第２副プロセッサ２ｂに、それぞれ接続される。
【００６３】図５にプログラマブルコントローラで実行
可能なフロー言語の概略を示す。ここで、処理２（処理
３）と処理４（処理５）と処理６（処理７）とは並列に
実行可能である。したがって、このフロー言語を各プロ
セッサが実行可能な命令形態に変換しユーザプログラム
に格納する際に、処理２と処理３、処理４と処理５、処
理６と処理７をそれぞれのプロセッサにスケージューリ
ングすることが可能となる。
可能なフロー言語の概略を示す。ここで、処理２（処理
３）と処理４（処理５）と処理６（処理７）とは並列に
実行可能である。したがって、このフロー言語を各プロ
セッサが実行可能な命令形態に変換しユーザプログラム
に格納する際に、処理２と処理３、処理４と処理５、処
理６と処理７をそれぞれのプロセッサにスケージューリ
ングすることが可能となる。
【００６４】フロー言語の処理１、処理６、処理７、処
理８を主プロセッサ１、処理２、処理３を第１副プロセ
ッサ２ａ、処理４、処理５を第２副プロセッサ２ｂが実
行するようにスケジューリングされ、メモリ３内のユー
ザプログラムエリアに格納されたユーザプログラムの概
略を図６に示す。
理８を主プロセッサ１、処理２、処理３を第１副プロセ
ッサ２ａ、処理４、処理５を第２副プロセッサ２ｂが実
行するようにスケジューリングされ、メモリ３内のユー
ザプログラムエリアに格納されたユーザプログラムの概
略を図６に示す。
【００６５】ユーザからの起動がかかると、主プロセッ
サ１はユーザプログラムの先頭から実行を開始し、まず
処理１を実行する。次に処理２、処理４、処理６を並列
に実行させるため、第１副プロセッサ２ａ及び第２副プ
ロセッサ２ｂに処理を渡す必要がある。ここでは、ＣＡ
ＬＬＸ命令（第１副プロセッサ２ａに対する命令）を実
行するため第１内部レジスタ１２ａに“１”を書き込み
ＩＲＱ１を出力し第１副プロセッサ２ａに処理２及び処
理３の実行を任せる。第１副プロセッサ２ａは割り込み
を受け付けると、まず第１内部レジスタ１２ａに“０”
を書き込み、主プロセッサ１のＷＥＩＴを解除し、処理
２及び処理３を実行する。
サ１はユーザプログラムの先頭から実行を開始し、まず
処理１を実行する。次に処理２、処理４、処理６を並列
に実行させるため、第１副プロセッサ２ａ及び第２副プ
ロセッサ２ｂに処理を渡す必要がある。ここでは、ＣＡ
ＬＬＸ命令（第１副プロセッサ２ａに対する命令）を実
行するため第１内部レジスタ１２ａに“１”を書き込み
ＩＲＱ１を出力し第１副プロセッサ２ａに処理２及び処
理３の実行を任せる。第１副プロセッサ２ａは割り込み
を受け付けると、まず第１内部レジスタ１２ａに“０”
を書き込み、主プロセッサ１のＷＥＩＴを解除し、処理
２及び処理３を実行する。
【００６６】主プロセッサ１はＷＡＩＴが解除される
と、ＣＡＬＬＹ命令（第２副プロセッサ２ｂに対する命
令）を実行し、第２内部レジスタ１２ｂに“１”が書き
込みＩＲＱ２を出力する。
と、ＣＡＬＬＹ命令（第２副プロセッサ２ｂに対する命
令）を実行し、第２内部レジスタ１２ｂに“１”が書き
込みＩＲＱ２を出力する。
【００６７】本実施例において、複数種類の特定の命令
は、ＣＡＬＬＸ命令（第１副プロセッサ２ａに対する命
令）とＣＡＬＬＹ命令（第２副プロセッサ２ｂに対する
命令）とがあり、一般に、特定の命令の種類は、副プロ
セッサ２ａ、２ｂ、・・・の数だけある。
は、ＣＡＬＬＸ命令（第１副プロセッサ２ａに対する命
令）とＣＡＬＬＹ命令（第２副プロセッサ２ｂに対する
命令）とがあり、一般に、特定の命令の種類は、副プロ
セッサ２ａ、２ｂ、・・・の数だけある。
【００６８】第２副プロセッサ２ｂは割り込みを受け付
けると、まず第２内部レジスタ１２ｂに“０”を書き込
み、主プロセッサ１のＷＡＩＴを解除し、処理４及び処
理５を実行する。
けると、まず第２内部レジスタ１２ｂに“０”を書き込
み、主プロセッサ１のＷＡＩＴを解除し、処理４及び処
理５を実行する。
【００６９】主プロセッサ１はＷＡＩＴが解除されると
処理６及び処理７を実行する。その後、同期処理にて第
１副プロセッサ２ａ及び第２副プロセッサ２ｂがそれぞ
れの処理を実行完了するまで待機し、終了後処理８を実
行する。
処理６及び処理７を実行する。その後、同期処理にて第
１副プロセッサ２ａ及び第２副プロセッサ２ｂがそれぞ
れの処理を実行完了するまで待機し、終了後処理８を実
行する。
【００７０】以上、本実施例によれば、フロー言語式の
ユーザプログラムを各プロセッサに並列に実行可能な処
理単位であらかじめスケジューリングして動作するた
め、全体の処理時間の短縮が図れる。ただし、特に明記
しなかったが、第１副プロセッサ２ａと第２副プロセッ
サ２ｂのバス４ａへのアクセス競合が発生した場合の調
停は、第１副プロセッサ２ａ及び第２副プロセッサ２ｂ
間で行えばよい。
ユーザプログラムを各プロセッサに並列に実行可能な処
理単位であらかじめスケジューリングして動作するた
め、全体の処理時間の短縮が図れる。ただし、特に明記
しなかったが、第１副プロセッサ２ａと第２副プロセッ
サ２ｂのバス４ａへのアクセス競合が発生した場合の調
停は、第１副プロセッサ２ａ及び第２副プロセッサ２ｂ
間で行えばよい。
【００７１】
【発明の効果】本発明によれば、ラダー言語及びフロー
言語を使用することができ、そして、複数のプロセッサ
でシーケンス演算を行う場合、並列に各プロセッサが動
作可能となるため、ユーザプログラムの全体の実行時間
短縮が図れる。
言語を使用することができ、そして、複数のプロセッサ
でシーケンス演算を行う場合、並列に各プロセッサが動
作可能となるため、ユーザプログラムの全体の実行時間
短縮が図れる。
【図１】本発明の第１の実施例の説明図。
【図２】本発明で使用するラダー言語変換後プログラム
概略の一例の説明図。
概略の一例の説明図。
【図３】本発明の動作タイミングの一例の説明図。
【図４】本発明の第２の実施例の説明図。
【図５】本発明で使用するフロー言語によるプログラム
の一例の説明図例。
の一例の説明図例。
【図６】本発明で使用するフロー言語変換後プログラム
概略の一例の説明図。
概略の一例の説明図。
【図７】従来方式の構成の説明図。
【図８】ラダー言語によるプログラムの一例。
【図９】従来方式ラダー言語変換後プログラム概略の説
明図。
明図。
【図１０】従来方式動作タイミングの説明図。
１ 主プロセッサ １１ 演算回路 １２、１２ａ、１２ｂ 内部レジスタ １３ テーブル １４ 調停回路 ２、２ａ、２ｂ 副プロセッサ ３ メモリ ４ａ、４ｂ、４ｃ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 真 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (7)
- 【請求項１】 ユーザが作成したプログラム及びＩ／Ｏ
データを格納するメモリと、ユーザからの起動により演
算を開始する主プロセッサと、主プロセッサからの割込
みでシーケンス演算を実行する副プロセッサと、から構
成されるプログラマブルコントローラに使用される主プ
ロセッサにおいて、 複数種類の特定の命令を実行時、特定の値が書き込まれ
る２以上の数のレジスタと、主プロセッサと副プロセッ
サとの間でデータを渡すためのテーブルと、主プロセッ
サと副プロセッサからメモリへのアクセスを調停する手
段とを具備することを特徴とするプログラマブルコント
ローラ用主プロセッサ。 - 【請求項２】 ユーザが作成したプログラム及びＩ／Ｏ
データを格納するメモリと、ユーザからの起動により演
算を開始する主プロセッサと、主プロセッサからの割込
みでシーケンス演算を実行する副プロセッサと、から構
成されるプログラマブルコントローラにおいて、 主プロセッサは、複数種類の特定の命令を実行時、特定
の値が書き込まれる２以上の数のレジスタと、主プロセ
ッサと副プロセッサとの間でデータを渡すためのテーブ
ルと、主プロセッサと副プロセッサからメモリへのアク
セスを調停する手段とを具備することを特徴とするプロ
グラマブルコントローラ。 - 【請求項３】 請求項１記載の主プロセッサ又は請求項
２記載のプログラマブルコントローラにおいて、 使用する言語がラダー言語であることを特徴とする主プ
ロセッサ又はプログラマブルコントローラ。 - 【請求項４】 請求項１もしくは３に記載の主プロセッ
サ又は請求項２もしくは３に記載のプログラマブルコン
トローラにおいて、 副プロセッサの数は１であり、割込みの数は２であり、
そして、レジスタの数は２であることを特徴とする主プ
ロセッサ又はプログラマブルコントローラ。 - 【請求項５】 請求項１記載の主プロセッサ又は請求項
２記載のプログラマブルコントローラにおいて、 使用する言語がフロー言語であることを特徴とする主プ
ロセッサ又はプログラマブルコントローラ。 - 【請求項６】 請求項１もしくは５記載の主プロセッサ
又は請求項２もしくは５記載のプログラマブルコントロ
ーラにおいて、 副プロセッサの数、割込みの数及びレジスタの数は全て
同じで、かつ、２以上あることを特徴とする主プロセッ
サ又はプログラマブルコントローラ。 - 【請求項７】 請求項１〜６のいずれか１項に記載の主
プロセッサ又はプログラマブルコントローラにおいて、 主プロセッサが具備する複数のレジスタに対し、副プロ
セッサがリード又はライト可能であることを特徴とする
主プロセッサ又はプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118067A JPH10307607A (ja) | 1997-05-08 | 1997-05-08 | 主プロセッサ及びプログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118067A JPH10307607A (ja) | 1997-05-08 | 1997-05-08 | 主プロセッサ及びプログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10307607A true JPH10307607A (ja) | 1998-11-17 |
Family
ID=14727197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9118067A Pending JPH10307607A (ja) | 1997-05-08 | 1997-05-08 | 主プロセッサ及びプログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10307607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016110220A (ja) * | 2014-12-02 | 2016-06-20 | 株式会社キーエンス | プログラマブル・ロジック・コントローラおよびその制御方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114687A (en) * | 1978-02-27 | 1979-09-06 | Toyoda Mach Works Ltd | Sequence controller |
| JPS63157204A (ja) * | 1986-12-22 | 1988-06-30 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPH025104A (ja) * | 1988-06-23 | 1990-01-10 | Fanuc Ltd | 演算処理装置 |
| JPH03282904A (ja) * | 1990-03-30 | 1991-12-13 | Matsushita Electric Works Ltd | プログラマブルコントローラ |
| JPH03288906A (ja) * | 1990-04-05 | 1991-12-19 | Fanuc Ltd | Ｐｃの命令実行方式 |
| JPH04363704A (ja) * | 1991-02-25 | 1992-12-16 | Matsushita Electric Works Ltd | プログラマブルコントローラの演算プロセッサ |
| JPH0573112A (ja) * | 1990-08-31 | 1993-03-26 | Allen Bradley Co Inc | プログラマブル制御装置用プロセツサ |
| JPH07248807A (ja) * | 1994-03-11 | 1995-09-26 | Toshiba Corp | プログラマブルコントローラ |
| JPH08249022A (ja) * | 1995-03-13 | 1996-09-27 | Omron Corp | マルチプロセッサ演算装置、および該装置を有するプログラマブルコントローラ |
| JPH08249289A (ja) * | 1995-03-10 | 1996-09-27 | Omron Corp | メモリ制御装置およびその制御方法 |
-
1997
- 1997-05-08 JP JP9118067A patent/JPH10307607A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114687A (en) * | 1978-02-27 | 1979-09-06 | Toyoda Mach Works Ltd | Sequence controller |
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| JPH07248807A (ja) * | 1994-03-11 | 1995-09-26 | Toshiba Corp | プログラマブルコントローラ |
| JPH08249289A (ja) * | 1995-03-10 | 1996-09-27 | Omron Corp | メモリ制御装置およびその制御方法 |
| JPH08249022A (ja) * | 1995-03-13 | 1996-09-27 | Omron Corp | マルチプロセッサ演算装置、および該装置を有するプログラマブルコントローラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016110220A (ja) * | 2014-12-02 | 2016-06-20 | 株式会社キーエンス | プログラマブル・ロジック・コントローラおよびその制御方法 |
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