JPH04363974A - Ａ／ｄ変換器の入力回路 - Google Patents
Ａ／ｄ変換器の入力回路Info
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- JPH04363974A JPH04363974A JP3015563A JP1556391A JPH04363974A JP H04363974 A JPH04363974 A JP H04363974A JP 3015563 A JP3015563 A JP 3015563A JP 1556391 A JP1556391 A JP 1556391A JP H04363974 A JPH04363974 A JP H04363974A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器の入力回路
に係り、特に映像信号にディザ信号を加えてＡ／Ｄ変換
器に入力する入力回路に関する。
に係り、特に映像信号にディザ信号を加えてＡ／Ｄ変換
器に入力する入力回路に関する。
【０００２】近年、ディジタル集積回路の回路技術及び
画像符号化技術の急速な進歩発展に伴い、映像信号をＡ
／Ｄ変換器によりアナログ−ディジタル変換し、これに
より得られたディジタル画像データをディジタル処理す
ることにより、画像の大幅な高画質化や各種の特殊画像
再生などが可能になってきた。
画像符号化技術の急速な進歩発展に伴い、映像信号をＡ
／Ｄ変換器によりアナログ−ディジタル変換し、これに
より得られたディジタル画像データをディジタル処理す
ることにより、画像の大幅な高画質化や各種の特殊画像
再生などが可能になってきた。
【０００３】このような画像ディジタル処理の場合、Ａ
／Ｄ変換器として量子化ビット数が少ない安価かつ小型
な構成のものを用いた処理系では、画像の階調が十分に
とれないため、画質が量子化誤差により劣化してしまう
という問題がある。そのため、量子化誤差を軽減するた
めにディザと呼ばれる手法が用いられる。このディザ法
は、Ａ／Ｄ変換器に入力される原映像信号に、人為的に
ディザ信号（これは一般的には周波数が原映像信号の最
高周波数の２倍以上で、振幅は量子化段階の最小段階（
１ＬＳＢ）以下のノイズ成分である）を加えることによ
り、量子化誤差を視覚上軽減する方法である。
／Ｄ変換器として量子化ビット数が少ない安価かつ小型
な構成のものを用いた処理系では、画像の階調が十分に
とれないため、画質が量子化誤差により劣化してしまう
という問題がある。そのため、量子化誤差を軽減するた
めにディザと呼ばれる手法が用いられる。このディザ法
は、Ａ／Ｄ変換器に入力される原映像信号に、人為的に
ディザ信号（これは一般的には周波数が原映像信号の最
高周波数の２倍以上で、振幅は量子化段階の最小段階（
１ＬＳＢ）以下のノイズ成分である）を加えることによ
り、量子化誤差を視覚上軽減する方法である。
【０００４】このディザ信号を映像信号に多重してＡ／
Ｄ変換器に入力する入力回路は、正確なディザを行なえ
る構成とすることが必要とされる。
Ｄ変換器に入力する入力回路は、正確なディザを行なえ
る構成とすることが必要とされる。
【０００５】
【従来の技術】図７は従来の入力回路の一例の構成図を
示す。同図中、端子１は複合映像信号入力端子で、クラ
ンプ用コンデンサＣＣ を介してＡ／Ｄ変換器２の入力
端子に接続されている。クランプ用コンデンサＣＣ と
Ａ／Ｄ変換器２の入力端子との接続点はスイッチＳＣ
を介して直流電源Ｅに接続される一方、結合コンデンサ
ＳＤ を介してディザ信号入力端子３と抵抗Ｒ１ 及び
Ｒ２ との接続点に接続されている。クランプタイミン
グ検出回路４はＡ／Ｄ変換器２の出力画素データ中の水
平同期信号に基づいてクランプタイミングを検出し、そ
の検出タイミングに基づいて水平走査周期のクランプパ
ルスを発生して前記スイッチＳＣ へスイッチングパル
スとして印加する。これにより、スイッチＳＣ はクラ
ンプパルスの入力期間（例えば水平同期信号のシンクチ
ップレベル伝送期間内の一部の期間）オンとされ、その
オン期間、クランプ用コンデンサＣＣ とＡ／Ｄ変換器
２との間の電位を直流電源Ｅの電位（クランプレベル）
に固定する。また、スイッチＳＣ はクランプパルスが
入力されない期間はオフとされ、そのオフ期間、複合映
像信号がコンデンサＣＣ を通してＡ／Ｄ変換器２の入
力側へ伝送されるが、その時はコンデンサＣＣ の端子
電圧がクランプレベルと同じ値に充電されてしまってい
るので、複合映像信号の電位はクランプレベルとなる。
示す。同図中、端子１は複合映像信号入力端子で、クラ
ンプ用コンデンサＣＣ を介してＡ／Ｄ変換器２の入力
端子に接続されている。クランプ用コンデンサＣＣ と
Ａ／Ｄ変換器２の入力端子との接続点はスイッチＳＣ
を介して直流電源Ｅに接続される一方、結合コンデンサ
ＳＤ を介してディザ信号入力端子３と抵抗Ｒ１ 及び
Ｒ２ との接続点に接続されている。クランプタイミン
グ検出回路４はＡ／Ｄ変換器２の出力画素データ中の水
平同期信号に基づいてクランプタイミングを検出し、そ
の検出タイミングに基づいて水平走査周期のクランプパ
ルスを発生して前記スイッチＳＣ へスイッチングパル
スとして印加する。これにより、スイッチＳＣ はクラ
ンプパルスの入力期間（例えば水平同期信号のシンクチ
ップレベル伝送期間内の一部の期間）オンとされ、その
オン期間、クランプ用コンデンサＣＣ とＡ／Ｄ変換器
２との間の電位を直流電源Ｅの電位（クランプレベル）
に固定する。また、スイッチＳＣ はクランプパルスが
入力されない期間はオフとされ、そのオフ期間、複合映
像信号がコンデンサＣＣ を通してＡ／Ｄ変換器２の入
力側へ伝送されるが、その時はコンデンサＣＣ の端子
電圧がクランプレベルと同じ値に充電されてしまってい
るので、複合映像信号の電位はクランプレベルとなる。
【０００６】これにより、端子１に入力された複合映像
信号はシンクチップレベルが上記クランプレベルに一致
するように直流分再生が行なわれる。このクランプレベ
ルはＡ／Ｄ変換器２のダイナミックレンジを最も有効に
利用できるように、ダイナミックレンジの最下位レベル
付近に設定されている。
信号はシンクチップレベルが上記クランプレベルに一致
するように直流分再生が行なわれる。このクランプレベ
ルはＡ／Ｄ変換器２のダイナミックレンジを最も有効に
利用できるように、ダイナミックレンジの最下位レベル
付近に設定されている。
【０００７】上記の直流分再生が行なわれた端子１の入
力複合映像信号は端子３よりのディザ信号が結合コンデ
ンサＣＤ を介して多重された後Ａ／Ｄ変換器２に入力
される。上記のディザ信号は複合映像信号の最高周波数
以上で、かつ、Ａ／Ｄ変換器２のクロック周波数未満の
周波数で、振幅が最小量子化レベルの１／２倍の振幅（
１／２ＬＳＢ）である。Ａ／Ｄ変換器２は例えば周波数
４ｆＳＣ（ｆＳＣは色副搬送波周波数）のクロックで入
力複合映像信号のＡ／Ｄ変換を行ない、比較的小なる量
子化ビット数の画素データを生成してクランプタイミン
グ検出回路４及び端子５へ出力する。
力複合映像信号は端子３よりのディザ信号が結合コンデ
ンサＣＤ を介して多重された後Ａ／Ｄ変換器２に入力
される。上記のディザ信号は複合映像信号の最高周波数
以上で、かつ、Ａ／Ｄ変換器２のクロック周波数未満の
周波数で、振幅が最小量子化レベルの１／２倍の振幅（
１／２ＬＳＢ）である。Ａ／Ｄ変換器２は例えば周波数
４ｆＳＣ（ｆＳＣは色副搬送波周波数）のクロックで入
力複合映像信号のＡ／Ｄ変換を行ない、比較的小なる量
子化ビット数の画素データを生成してクランプタイミン
グ検出回路４及び端子５へ出力する。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
の入力回路は、ディザ信号を複合映像信号に多重するた
めの結合コンデンサＣＤ として容量が大きいものが必
要であったため、集積回路への搭載が困難で外付け部品
となり、部品としての形状も大きく部品本体、実装等で
コストの上昇をもたらしていた。また、アナログで処理
を行なうためディザ信号の振幅を外付けの抵抗Ｒ１ ，
Ｒ２ で調整する必要があるが、正確な振幅調整は困難
であり、更に配線も多くなることから外部よりのノイズ
が乗りやすいという問題があった。
の入力回路は、ディザ信号を複合映像信号に多重するた
めの結合コンデンサＣＤ として容量が大きいものが必
要であったため、集積回路への搭載が困難で外付け部品
となり、部品としての形状も大きく部品本体、実装等で
コストの上昇をもたらしていた。また、アナログで処理
を行なうためディザ信号の振幅を外付けの抵抗Ｒ１ ，
Ｒ２ で調整する必要があるが、正確な振幅調整は困難
であり、更に配線も多くなることから外部よりのノイズ
が乗りやすいという問題があった。
【０００９】本発明は以上の点に鑑みなされたもので、
クランプレベルを可変してディザを行なうことにより、
上記の課題を解決したＡ／Ｄ変換器の入力回路を提供す
ることを目的とする。
クランプレベルを可変してディザを行なうことにより、
上記の課題を解決したＡ／Ｄ変換器の入力回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、ＣＣ はクランプ用コンデンサ、１
２はＡ／Ｄ変換器１１の出力データと基準レベル情報と
を比較して誤差情報を検出する検出部、１３は可変クラ
ンプレベル発生回路である。可変クランプレベル発生回
路１３は、上記誤差情報に応じてクランプ用コンデンサ
ＣＣ に印加するクランプレベルを可変すると共に、そ
のクランプレベルを一定期間毎にＡ／Ｄ変換器１１のク
ロック周期よりも長い所定周期で振動させる。
図を示す。同図中、ＣＣ はクランプ用コンデンサ、１
２はＡ／Ｄ変換器１１の出力データと基準レベル情報と
を比較して誤差情報を検出する検出部、１３は可変クラ
ンプレベル発生回路である。可変クランプレベル発生回
路１３は、上記誤差情報に応じてクランプ用コンデンサ
ＣＣ に印加するクランプレベルを可変すると共に、そ
のクランプレベルを一定期間毎にＡ／Ｄ変換器１１のク
ロック周期よりも長い所定周期で振動させる。
【００１１】
【作用】端子１０に入力された映像信号はコンデンサＣ
Ｃ により可変クランプレベル発生回路１３からのクラ
ンプレベルにクランプされた後、Ａ／Ｄ変換器１１に入
力され、ここでディジタルデータに変換される。このデ
ィジタルデータは検出部１２に入力される一方、端子１
４へ出力される。
Ｃ により可変クランプレベル発生回路１３からのクラ
ンプレベルにクランプされた後、Ａ／Ｄ変換器１１に入
力され、ここでディジタルデータに変換される。このデ
ィジタルデータは検出部１２に入力される一方、端子１
４へ出力される。
【００１２】ここで、可変クランプレベル発生回路１３
で発生されるクランプレベルは、前記した一定期間は図
２に示す如く所定周期で振動する、振幅が例えば１／２
ＬＳＢのパルス列であるため、入力信号にディザを与え
ることができる。
で発生されるクランプレベルは、前記した一定期間は図
２に示す如く所定周期で振動する、振幅が例えば１／２
ＬＳＢのパルス列であるため、入力信号にディザを与え
ることができる。
【００１３】
【実施例】図３は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図３において、３１は減算器で、Ａ／Ｄ
変換器１１からの画素データ中の水平同期信号の尖端レ
ベル（シンクチップレベル）又はペデスタルレベルと、
目標値（基準レベル情報）とを減算し、それらの差に相
当する誤差信号を出力する回路で、前記検出部１２を構
成している。
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図３において、３１は減算器で、Ａ／Ｄ
変換器１１からの画素データ中の水平同期信号の尖端レ
ベル（シンクチップレベル）又はペデスタルレベルと、
目標値（基準レベル情報）とを減算し、それらの差に相
当する誤差信号を出力する回路で、前記検出部１２を構
成している。
【００１４】また、クランプ用コンデンサＣＣ とＡ／
Ｄ変換器１１の入力端子との接続点は第１のスイッチＳ
Ｊ と第２のスイッチＳＲを直列に介して第１の電源端
子３３に接続されている。この第１の電源端子３３の入
力直流電源電圧ＶＲＬ はＡ／Ｄ変換器１１のダイナミ
ックレンジの最低電位に相当する。一方、第２の電源端
子３４の入力直流電源電圧ＶＲＨ はＡ／Ｄ変換器１１
のダイナミックレンジの最高電位に相当する。
Ｄ変換器１１の入力端子との接続点は第１のスイッチＳ
Ｊ と第２のスイッチＳＲを直列に介して第１の電源端
子３３に接続されている。この第１の電源端子３３の入
力直流電源電圧ＶＲＬ はＡ／Ｄ変換器１１のダイナミ
ックレンジの最低電位に相当する。一方、第２の電源端
子３４の入力直流電源電圧ＶＲＨ はＡ／Ｄ変換器１１
のダイナミックレンジの最高電位に相当する。
【００１５】スイッチＳＪ とＳＲ の接続点はコンデ
ンサＣ０ ，Ｃ１ 及びＣ２ の各一端に共通接続され
ている。コンデンサＣ０ ，Ｃ１ 及びＣ２ の各他端
はスイッチＳ０ ，Ｓ１ 及びＳ２ により電源端子３
３及び３４の一方に切換接続されるよう構成されている
。
ンサＣ０ ，Ｃ１ 及びＣ２ の各一端に共通接続され
ている。コンデンサＣ０ ，Ｃ１ 及びＣ２ の各他端
はスイッチＳ０ ，Ｓ１ 及びＳ２ により電源端子３
３及び３４の一方に切換接続されるよう構成されている
。
【００１６】コンデンサＣ０ ，Ｃ１ 及びＣ２ の容
量値は例えばＣ１ ＝２・Ｃ０ 、Ｃ２ ＝４・Ｃ０
に設定されている。上記のスイッチＳＪ ，ＳＲ ，Ｓ
０ 〜Ｓ２ は、減算器３１からの誤差信号が入力され
るスイッチ制御回路３２によりスイッチング制御される
。
量値は例えばＣ１ ＝２・Ｃ０ 、Ｃ２ ＝４・Ｃ０
に設定されている。上記のスイッチＳＪ ，ＳＲ ，Ｓ
０ 〜Ｓ２ は、減算器３１からの誤差信号が入力され
るスイッチ制御回路３２によりスイッチング制御される
。
【００１７】次に本実施例の動作について説明する。入
力端子１０に入力された複合映像信号はクランプ用コン
デンサＣＣ でクランプされて直流レベルがＶ１ とな
るようにされた後、Ａ／Ｄ変換器１１によりＡ／Ｄ変換
される。Ａ／Ｄ変換器１１の出力画素データは減算器３
１に入力され、例えばその水平同期信号のシンクチップ
レベルが検出され、それと目標値との誤差が検出される
。いま、Ａ／Ｄ変換器１１の入力複合映像信号が図４（
Ａ）に示す如き波形であり、水平同期信号ＨＳ１ 入力
時はダイナミックレンジの最低電位ＶＲＬとシンクチッ
プレベルが等しく、次の水平同期信号ＨＳ２入力時はダ
イナミックレンジの最低電位ＶＲＬよりも“１”なる値
だけシンクチップレベルが高いものとする。
力端子１０に入力された複合映像信号はクランプ用コン
デンサＣＣ でクランプされて直流レベルがＶ１ とな
るようにされた後、Ａ／Ｄ変換器１１によりＡ／Ｄ変換
される。Ａ／Ｄ変換器１１の出力画素データは減算器３
１に入力され、例えばその水平同期信号のシンクチップ
レベルが検出され、それと目標値との誤差が検出される
。いま、Ａ／Ｄ変換器１１の入力複合映像信号が図４（
Ａ）に示す如き波形であり、水平同期信号ＨＳ１ 入力
時はダイナミックレンジの最低電位ＶＲＬとシンクチッ
プレベルが等しく、次の水平同期信号ＨＳ２入力時はダ
イナミックレンジの最低電位ＶＲＬよりも“１”なる値
だけシンクチップレベルが高いものとする。
【００１８】減算器３１内のレジスタはこのときのＡ／
Ｄ変換器１１の出力画素データを図４（Ｂ）に示す水平
走査周期のパルスＸＬＤの立下りでラッチして図４（Ｃ
）に示すデータを生成し、これを減算回路へ入力して目
標値と減算させる。この減算器３１の出力がクランプレ
ベルの誤差量を示し、この誤差量に応じてスイッチ制御
回路３２を制御する。
Ｄ変換器１１の出力画素データを図４（Ｂ）に示す水平
走査周期のパルスＸＬＤの立下りでラッチして図４（Ｃ
）に示すデータを生成し、これを減算回路へ入力して目
標値と減算させる。この減算器３１の出力がクランプレ
ベルの誤差量を示し、この誤差量に応じてスイッチ制御
回路３２を制御する。
【００１９】スイッチＳ０ ，Ｓ１ 及びＳ２ はスイ
ッチングパルスがハイレベル（以下“Ｈ”と記す）のと
きは電源端子３４側に接続され、ローレベル（以下“Ｌ
”と記す）のときは電源端子３３側に接続される。また
、シンクチップレベルのクランプを行なう場合は、入力
複合同期信号の水平同期信号内の所定期間、スイッチＳ
Ｊ がオンでスイッチＳＲ がオフとされてコンデンサ
Ｃ０ 〜Ｃ２ の電荷がクランプ用コンデンサＣＣ に
注入され、入力複合映像信号の映像期間はスイッチＳＪ
がオフでスイッチＳＲ がオンとされてコンデンサＣ
０ 〜Ｃ２ が充電される期間と、スイッチＳＪ がオ
ンでスイッチＳＲ がオフの期間とを一定周期で交互に
繰り返す。
ッチングパルスがハイレベル（以下“Ｈ”と記す）のと
きは電源端子３４側に接続され、ローレベル（以下“Ｌ
”と記す）のときは電源端子３３側に接続される。また
、シンクチップレベルのクランプを行なう場合は、入力
複合同期信号の水平同期信号内の所定期間、スイッチＳ
Ｊ がオンでスイッチＳＲ がオフとされてコンデンサ
Ｃ０ 〜Ｃ２ の電荷がクランプ用コンデンサＣＣ に
注入され、入力複合映像信号の映像期間はスイッチＳＪ
がオフでスイッチＳＲ がオンとされてコンデンサＣ
０ 〜Ｃ２ が充電される期間と、スイッチＳＪ がオ
ンでスイッチＳＲ がオフの期間とを一定周期で交互に
繰り返す。
【００２０】ここで、スイッチＳＲ がオンで、スイッ
チＳＪ がオフのときは、スイッチＳ０ 〜Ｓ２ を介
してコンデンサＣ０ 〜Ｃ２ が充電される。この時ス
イッチＳ０ 〜Ｓ２ が端子Ｈ側に接続されているとき
は、スイッチＳ０ 〜Ｓ２ の接続状態を示す値ｂ０
〜ｂ２ を“１”とし、端子Ｌ側に接続されているとき
はｂ０ 〜ｂ２ を“０”とすると、コンデンサＣｉ
（ただし、ｉ＝０，１，２）のスイッチＳＪ 側端子に
は、 ｑｉ ＝−Ｃｉ
・ｂｉ （ＶＲＨ −ＶＲＬ ）
（１）なる電荷が充電される。
チＳＪ がオフのときは、スイッチＳ０ 〜Ｓ２ を介
してコンデンサＣ０ 〜Ｃ２ が充電される。この時ス
イッチＳ０ 〜Ｓ２ が端子Ｈ側に接続されているとき
は、スイッチＳ０ 〜Ｓ２ の接続状態を示す値ｂ０
〜ｂ２ を“１”とし、端子Ｌ側に接続されているとき
はｂ０ 〜ｂ２ を“０”とすると、コンデンサＣｉ
（ただし、ｉ＝０，１，２）のスイッチＳＪ 側端子に
は、 ｑｉ ＝−Ｃｉ
・ｂｉ （ＶＲＨ −ＶＲＬ ）
（１）なる電荷が充電される。
【００２１】他方、スイッチＳＪ がオンでスイッチＳ
Ｒ がオフのときはスイッチＳＪ を通してクランプ用
コンデンサＣＣ に電荷が注入される。この時スイッチ
Ｓ０ 〜Ｓ２ が端子Ｈ側に接続されているときは、ス
イッチＳ０ 〜Ｓ２ の接続状態を示す値ａ０ 〜ａ２
を“１”とし、端子Ｌ側に接続されているときはａ０
〜ａ２ を“０”とすると、コンデンサＣｉ のスイ
ッチＳＪ 側の電荷ｑｉ ’はＶ１ ≒ＶＲＬ とする
と ｑｉ ’＝−Ｃｉ
・ａｉ ・（ＶＲＨ −Ｖ１ ）
≒Ｃｉ ・ａｉ ・（ＶＲＨ
−ＶＲＬ ） （２）となる。
Ｒ がオフのときはスイッチＳＪ を通してクランプ用
コンデンサＣＣ に電荷が注入される。この時スイッチ
Ｓ０ 〜Ｓ２ が端子Ｈ側に接続されているときは、ス
イッチＳ０ 〜Ｓ２ の接続状態を示す値ａ０ 〜ａ２
を“１”とし、端子Ｌ側に接続されているときはａ０
〜ａ２ を“０”とすると、コンデンサＣｉ のスイ
ッチＳＪ 側の電荷ｑｉ ’はＶ１ ≒ＶＲＬ とする
と ｑｉ ’＝−Ｃｉ
・ａｉ ・（ＶＲＨ −Ｖ１ ）
≒Ｃｉ ・ａｉ ・（ＶＲＨ
−ＶＲＬ ） （２）となる。
【００２２】従って、コンデンサＣｉ の電荷は前記充
電状態から △ｑｉ ＝Ｃｉ ・（ａｉ
−ｂｉ ）・（ＶＲＨ −ＶＲＬ ） （３）だ
け変化するため、結局、スイッチＳＪ を通して全体と
して次式で表わされる電荷量△Ｑがクランプ用コンデン
サＣＣ に注入されることになる。
電状態から △ｑｉ ＝Ｃｉ ・（ａｉ
−ｂｉ ）・（ＶＲＨ −ＶＲＬ ） （３）だ
け変化するため、結局、スイッチＳＪ を通して全体と
して次式で表わされる電荷量△Ｑがクランプ用コンデン
サＣＣ に注入されることになる。
【００２３】
【数１】
【００２４】上記の注入電荷量△ＱとスイッチＳＲ ，
ＳＪ 及びＳ０ 〜Ｓ２ の接続との関係をまとめると
次表のようになる。
ＳＪ 及びＳ０ 〜Ｓ２ の接続との関係をまとめると
次表のようになる。
【００２５】
【表１】
【００２６】ここで、本実施例では上記の注入電荷量の
最小値をＡ／Ｄ変換器１１の出力データの１／２ＬＳＢ
相当とし、図５に示すように入力複合映像信号の映像期
間をディザ有効期間とし、図６に示す如くスイッチＳＲ
，ＳＪ ，Ｓ０ 〜Ｓ２ を制御する。図６はハイレ
ベルがオン、ローレベルがオフを示しており、スイッチ
ＳＲ とＳＪ はＡ／Ｄ変換器１１のクロック周期より
も長い例えば周期１／（２ｆＳＣ）（ただし、ｆＳＣ
は色副搬送波周波数）で交互にオン，オフを繰り返さ
れ、スイッチＳ０ 〜Ｓ２ は周期１／ｆＳＣで交互に
オン・オフを繰り返される。
最小値をＡ／Ｄ変換器１１の出力データの１／２ＬＳＢ
相当とし、図５に示すように入力複合映像信号の映像期
間をディザ有効期間とし、図６に示す如くスイッチＳＲ
，ＳＪ ，Ｓ０ 〜Ｓ２ を制御する。図６はハイレ
ベルがオン、ローレベルがオフを示しており、スイッチ
ＳＲ とＳＪ はＡ／Ｄ変換器１１のクロック周期より
も長い例えば周期１／（２ｆＳＣ）（ただし、ｆＳＣ
は色副搬送波周波数）で交互にオン，オフを繰り返さ
れ、スイッチＳ０ 〜Ｓ２ は周期１／ｆＳＣで交互に
オン・オフを繰り返される。
【００２７】ここで、前記した表１の注入電荷量△Ｑの
最小単位である±Ｃ０ （ＶＲＨ −ＶＲＬ ）を前記
した±１／２ＬＳＢ程度に設定した場合は、スイッチＳ
０ 〜Ｓ２ 及びＳＪ ，ＳＲ は表１の“＋１”と“
−１”の注入電荷量のときの接続状態となるように周期
的にスイッチング制御される。このディザ有効期間にお
けるスイッチングパルスは水平同期信号をトリガとする
カウンタ等でスイッチ制御回路３２内で作成し、また２
ｆＳＣ，ｆＳＣの信号はシステム全体のクロック（通常
４ｆＳＣ）を分周することで作成する。
最小単位である±Ｃ０ （ＶＲＨ −ＶＲＬ ）を前記
した±１／２ＬＳＢ程度に設定した場合は、スイッチＳ
０ 〜Ｓ２ 及びＳＪ ，ＳＲ は表１の“＋１”と“
−１”の注入電荷量のときの接続状態となるように周期
的にスイッチング制御される。このディザ有効期間にお
けるスイッチングパルスは水平同期信号をトリガとする
カウンタ等でスイッチ制御回路３２内で作成し、また２
ｆＳＣ，ｆＳＣの信号はシステム全体のクロック（通常
４ｆＳＣ）を分周することで作成する。
【００２８】このようにして、端子１０の入力複合映像
信号はその映像期間は周期１／（２ｆＳＣ）で、振幅が
±（１／２）ＬＳＢのクランプレベル変化により実質的
にディザを与えられてＡ／Ｄ変換器１１に入力されるこ
とになる。
信号はその映像期間は周期１／（２ｆＳＣ）で、振幅が
±（１／２）ＬＳＢのクランプレベル変化により実質的
にディザを与えられてＡ／Ｄ変換器１１に入力されるこ
とになる。
【００２９】またシンクチップレベルのクランプを行な
う場合、端子１０の入力複合映像信号の水平同期信号入
力期間内の所定時間で、スイッチ制御回路３２が減算器
３１の出力データに基づいて、スイッチＳＪ をオン、
スイッチＳＲ をオフとした状態でスイッチＳ０ 〜Ｓ
２ をスイッチング制御することにより、そのシンクチ
ップレベルを電源電圧ＶＲＬ に一致するようにクラン
プすることができる。
う場合、端子１０の入力複合映像信号の水平同期信号入
力期間内の所定時間で、スイッチ制御回路３２が減算器
３１の出力データに基づいて、スイッチＳＪ をオン、
スイッチＳＲ をオフとした状態でスイッチＳ０ 〜Ｓ
２ をスイッチング制御することにより、そのシンクチ
ップレベルを電源電圧ＶＲＬ に一致するようにクラン
プすることができる。
【００３０】なお、図５に示したクランプ期間とディザ
有効期間以外の期間では、スイッチＳＪ 及びＳＲ は
夫々オフとされる。
有効期間以外の期間では、スイッチＳＪ 及びＳＲ は
夫々オフとされる。
【００３１】このように、本実施例ではクランプレベル
をディジタル量で制御すると共に、コンデンサＣ０ 〜
Ｃ２ の容量値が比較的小さいので、集積回路上に搭載
することができると共に、正確にディザを与えることが
できる。
をディジタル量で制御すると共に、コンデンサＣ０ 〜
Ｃ２ の容量値が比較的小さいので、集積回路上に搭載
することができると共に、正確にディザを与えることが
できる。
【００３２】なお、本発明は上記の実施例に限定される
ものではなく、スイッチＳ０ 〜Ｓ２ の接続点に一端
が接続される電荷注入用コンデンサ及びスイッチの数は
、必要精度に応じて適宜設定することができる。また、
ペデスタルレベルをクランプしてもよい。
ものではなく、スイッチＳ０ 〜Ｓ２ の接続点に一端
が接続される電荷注入用コンデンサ及びスイッチの数は
、必要精度に応じて適宜設定することができる。また、
ペデスタルレベルをクランプしてもよい。
【００３３】
【発明の効果】上述の如く、本発明によれば、入力信号
をクランプするクランプレベルを所定期間一定周期で振
動させるようにしたため、ディジタル的に入力信号にデ
ィザを与えることができ、また容量が大きな外付けコン
デンサが不要で、ディザ信号の振幅調整用抵抗も不要で
あるため、集積回路化でき、よってワイヤの影響なく正
確でノイズに強いディザ信号を発生できる等の特長を有
するものである。
をクランプするクランプレベルを所定期間一定周期で振
動させるようにしたため、ディジタル的に入力信号にデ
ィザを与えることができ、また容量が大きな外付けコン
デンサが不要で、ディザ信号の振幅調整用抵抗も不要で
あるため、集積回路化でき、よってワイヤの影響なく正
確でノイズに強いディザ信号を発生できる等の特長を有
するものである。
【図１】本発明の原理構成図である。
【図２】本発明において発生するクランプレベルの波形
説明図である。
説明図である。
【図３】本発明の一実施例の構成図である。
【図４】図３の要部の動作を説明するための波形図であ
る。
る。
【図５】ディザ有効期間を説明する図である。
【図６】図３のスイッチ制御説明図である。
【図７】従来回路の一例を示す構成図である。
【符号の説明】
１０ 入力端子
１１ Ａ／Ｄ変換器
１２ 検出部
１３ 可変クランプレベル発生回路
３１ 減算器
３２ スイッチ制御回路
ＣＣ クランプ用コンデンサ
ＳＪ 第１のスイッチ
ＳＲ 第２のスイッチ
Ｓ０ 〜Ｓ２ 第３のスイッチ
Ｃ０ 〜Ｃ２ コンデンサ
Claims (2)
- 【請求項１】 入力信号に対してアナログ・ディジタ
ル変換を行なうＡ／Ｄ変換器（１１）の入力側に設けら
れた、入力信号をクランプレベルにクランプするための
クランプ用コンデンサ（ＣＣ ）と、該Ａ／Ｄ変換器（
１１）の出力データと基準レベル情報とを比較して誤差
情報を検出する検出部（１２）と、該検出部（１２）の
出力誤差情報に応じて前記クランプ用コンデンサ（ＣＣ
）に印加するクランプレベルを可変すると共に、該クラ
ンプレベルを一定期間毎に前記Ａ／Ｄ変換器（１１）の
クロック周期よりも長い所定周期で振動させる可変クラ
ンプレベル発生回路（１３）とを有することを特徴とす
るＡ／Ｄ変換器の入力回路。 - 【請求項２】 前記可変クランプレベル発生回路（１
３）は、前記クランプ用コンデンサ（ＣＣ ）とＡ／Ｄ
変換器（１１）との接続点に一端が接続された第１のス
イッチ（ＳＪ ）と、該第１のスイッチ（ＳＪ ）の他
端と第１の電源端子との間に接続された第２のスイッチ
（ＳＲ ）と、該第１及び第２のスイッチ（ＳＪ ，Ｓ
Ｒ ）の接続点に各一端が夫々共通接続された、互いに
値が異なる複数個のコンデンサ（Ｃ０ 〜Ｃ２ ）と、
該複数個のコンデンサ（Ｃ０ 〜Ｃ２ ）毎に設けられ
、該コンデンサの他端を前記第１の電源端子又は第２の
電源端子に切換接続する複数個の第３のスイッチ（Ｓ０
〜Ｓ２）と、該第１乃至第３のスイッチ（ＳＪ ，Ｓ
Ｒ ，Ｓ０ 〜Ｓ２ ）を前記検出部（１２）からの誤
差情報に基づいてスイッチング制御するスイッチ制御回
路（３２）とよりなることを特徴とする請求項１記載の
Ａ／Ｄ変換器の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015563A JPH04363974A (ja) | 1991-02-06 | 1991-02-06 | Ａ／ｄ変換器の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015563A JPH04363974A (ja) | 1991-02-06 | 1991-02-06 | Ａ／ｄ変換器の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04363974A true JPH04363974A (ja) | 1992-12-16 |
Family
ID=11892221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015563A Withdrawn JPH04363974A (ja) | 1991-02-06 | 1991-02-06 | Ａ／ｄ変換器の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04363974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025169698A1 (ja) * | 2024-02-08 | 2025-08-14 | ソニーセミコンダクタソリューションズ株式会社 | 画像処理装置および駆動方法、並びに記録媒体 |
-
1991
- 1991-02-06 JP JP3015563A patent/JPH04363974A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025169698A1 (ja) * | 2024-02-08 | 2025-08-14 | ソニーセミコンダクタソリューションズ株式会社 | 画像処理装置および駆動方法、並びに記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |