JPH04364063A - マルチチップ半導体集積回路 - Google Patents
マルチチップ半導体集積回路Info
- Publication number
- JPH04364063A JPH04364063A JP3166397A JP16639791A JPH04364063A JP H04364063 A JPH04364063 A JP H04364063A JP 3166397 A JP3166397 A JP 3166397A JP 16639791 A JP16639791 A JP 16639791A JP H04364063 A JPH04364063 A JP H04364063A
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- JP
- Japan
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- silicon
- silicon substrate
- memory
- chip
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に大規模論理回路用集積回路に関する。
特に大規模論理回路用集積回路に関する。
【０００２】
【従来の技術】従来、大規模な論理回路を実現するため
に、それ自体に入出力回路を形成したシリコンを基板と
し、その上に複数の集積回路を実装する方法がとられて
いた（以下、シリコンｏｎシリコンチップと称す）。
に、それ自体に入出力回路を形成したシリコンを基板と
し、その上に複数の集積回路を実装する方法がとられて
いた（以下、シリコンｏｎシリコンチップと称す）。
【０００３】このシリコンｏｎシリコンチップの内部構
成は、図５のようになっている。シリコンウェハー上に
配線を形成したシリコン基板５０１上に、ＣＰＵ（中央
処理装置）のチップ５０２と周辺チップ５０３があり、
その隣に複数のメモリ５０４が並んでいる。シリコン基
板の周囲は、入出力パッド５０５が取り囲んでいる。
成は、図５のようになっている。シリコンウェハー上に
配線を形成したシリコン基板５０１上に、ＣＰＵ（中央
処理装置）のチップ５０２と周辺チップ５０３があり、
その隣に複数のメモリ５０４が並んでいる。シリコン基
板の周囲は、入出力パッド５０５が取り囲んでいる。
【０００４】図６にシリコンｏｎシリコンチップの断面
図を示す。シリコン基板６０１上には、配線層６０２と
入出力パッド６０３が形成されている。シリコン基板６
０１には、バイポーラ入出力回路６０４が形成されてお
り、かつ配線層６０２の上には、ＣＰＵ，メモリなどの
集積回路６０５がのっている。配線層６０２とＣＰＵや
メモリなどの集積回路６０５は半田バンプ６０６で結合
されている。
図を示す。シリコン基板６０１上には、配線層６０２と
入出力パッド６０３が形成されている。シリコン基板６
０１には、バイポーラ入出力回路６０４が形成されてお
り、かつ配線層６０２の上には、ＣＰＵ，メモリなどの
集積回路６０５がのっている。配線層６０２とＣＰＵや
メモリなどの集積回路６０５は半田バンプ６０６で結合
されている。
【０００５】図７は、従来のシリコンチップ作成工程を
表すフローチャートである。まず、シリコン基板を作成
する。バイポーラ入出力回路形成工程７０１で入出力回
路を形成する。テスト工程７０２でシリコン基板として
のテスト（バイポーラ入出力回路のテスト）を行い、不
良品は廃棄する。残った基板に配線層形成工程７０３で
配線層を形成する。
表すフローチャートである。まず、シリコン基板を作成
する。バイポーラ入出力回路形成工程７０１で入出力回
路を形成する。テスト工程７０２でシリコン基板として
のテスト（バイポーラ入出力回路のテスト）を行い、不
良品は廃棄する。残った基板に配線層形成工程７０３で
配線層を形成する。
【０００６】次に、基板に載せるシリコンチップを作成
する。工程７０４でチップ形成を行い、工程７０５で半
田バンプを付加したあと、ダイシング工程７０６でチッ
プを個別に切り離す。
する。工程７０４でチップ形成を行い、工程７０５で半
田バンプを付加したあと、ダイシング工程７０６でチッ
プを個別に切り離す。
【０００７】更に、工程７０７で基板にチップを結合さ
せ、工程７０８でテストを行って、シリコンｏｎシリコ
ンのチップが完成する。
せ、工程７０８でテストを行って、シリコンｏｎシリコ
ンのチップが完成する。
【０００８】
【発明が解決しようとする課題】従来技術におけるシリ
コン基板は、作成するシリコンｏｎシリコンチップに対
応してバイポーラ入出力回路を形成していた。しかし、
バイポーラ入出力回路は駆動力向上のためにだけ設けら
れているのであって、集積度向上に貢献しているわけで
はない。シリコン基板における実装面積は、セラミック
基板における実装面積と同じである。従って、実装面積
に関しては、シリコン基板にするメリットがあまり得ら
れない。
コン基板は、作成するシリコンｏｎシリコンチップに対
応してバイポーラ入出力回路を形成していた。しかし、
バイポーラ入出力回路は駆動力向上のためにだけ設けら
れているのであって、集積度向上に貢献しているわけで
はない。シリコン基板における実装面積は、セラミック
基板における実装面積と同じである。従って、実装面積
に関しては、シリコン基板にするメリットがあまり得ら
れない。
【０００９】また前記シリコン基板の場合、テスト工程
７０２において、基板に作り込まれる複数のバイポーラ
入出力回路のうち一つでも動作しなければ、そのシリコ
ン基板を廃棄しなければならないというシリコン利用効
率の悪さがある。
７０２において、基板に作り込まれる複数のバイポーラ
入出力回路のうち一つでも動作しなければ、そのシリコ
ン基板を廃棄しなければならないというシリコン利用効
率の悪さがある。
【００１０】本発明の目的は前記課題を解決したマルチ
チップ半導体集積回路を提供することにある。
チップ半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
、本発明に係るマルチチップ半導体集積回路においては
、メモリ素子を含む半導体集積回路をシリコン基板上に
実装するマルチチップ半導体集積回路であって、前記シ
リコン基板として、メモリウェハー上に配線層を形成し
たものをシリコン基板として用い、該シリコン基板上に
メモリ素子以外の半導体集積回路を実装したものである
。
、本発明に係るマルチチップ半導体集積回路においては
、メモリ素子を含む半導体集積回路をシリコン基板上に
実装するマルチチップ半導体集積回路であって、前記シ
リコン基板として、メモリウェハー上に配線層を形成し
たものをシリコン基板として用い、該シリコン基板上に
メモリ素子以外の半導体集積回路を実装したものである
。
【００１２】
【作用】本発明ではメモリウェハーをマルチチップ半導
体集積回路の基板として利用するものである。
体集積回路の基板として利用するものである。
【００１３】
【実施例】以下、本発明の一実施例を図により説明する
。まず、実施例の実装面に関して、図１〜図３を用いて
説明する。
。まず、実施例の実装面に関して、図１〜図３を用いて
説明する。
【００１４】図１は本発明のシリコンｏｎシリコンチッ
プの断面図である。本発明ではシリコン基板としてメモ
リウェハーを用いているため、バイポーラ入出力回路（
図６の６０４）に対して、メモリ素子１０４が組み込ま
れていることが従来例と異なる。その他の部分は、従来
と同じである。１０２は配線層、１０３は入出力パッド
、１０５はＣＰＵ，周辺チップ、１０６は半田バンプで
ある。
プの断面図である。本発明ではシリコン基板としてメモ
リウェハーを用いているため、バイポーラ入出力回路（
図６の６０４）に対して、メモリ素子１０４が組み込ま
れていることが従来例と異なる。その他の部分は、従来
と同じである。１０２は配線層、１０３は入出力パッド
、１０５はＣＰＵ，周辺チップ、１０６は半田バンプで
ある。
【００１５】図２は本発明の組立図である。メモリウェ
ハー１０１上には、すでにメモリ素子１０４が形成され
ている。その上に入出力パッド１０３と配線層１０２を
形成してからＣＰＵ及び周辺チップ１０５を実装する。
ハー１０１上には、すでにメモリ素子１０４が形成され
ている。その上に入出力パッド１０３と配線層１０２を
形成してからＣＰＵ及び周辺チップ１０５を実装する。
【００１６】図３は本発明によるシリコンｏｎシリコン
チップの実装図である。図２の組立図で示したメモリウ
ェハーを利用したシリコン基板上に、ＣＰＵや周辺チッ
プが所定の位置に実装されている。
チップの実装図である。図２の組立図で示したメモリウ
ェハーを利用したシリコン基板上に、ＣＰＵや周辺チッ
プが所定の位置に実装されている。
【００１７】次に、実施例の工程面に関して図４の製造
工程を表すフローチャートを用いて説明する。
工程を表すフローチャートを用いて説明する。
【００１８】まず、メモリウェハーを用いてシリコン基
板を作成する。メモリの製造工程としてのメモリ素子形
成工程４０１でメモリ素子が形成される。次に、テスト
工程４０２でシリコン基板としてのテストを行う。この
テストでエラーがなければ、工程４０３で基板上に配線
層を形成し、その基板と、工程４０４〜４０６（シリコ
ンチップの作成，従来例の工程７０４〜７０６に相当す
る。）で作成したシリコンチップとを、工程４０７で結
合させてシリコンｏｎシリコンチップを作成する。この
工程は、従来例と同一である。テスト工程４０２で障害
が起きた場合は、正常動作するチップ部分のみダイシン
グ工程４０８でメモリチップ用に切り分けられる。メモ
リチップ用テスト工程４０９でテストされ、メモリチッ
プとして利用される。
板を作成する。メモリの製造工程としてのメモリ素子形
成工程４０１でメモリ素子が形成される。次に、テスト
工程４０２でシリコン基板としてのテストを行う。この
テストでエラーがなければ、工程４０３で基板上に配線
層を形成し、その基板と、工程４０４〜４０６（シリコ
ンチップの作成，従来例の工程７０４〜７０６に相当す
る。）で作成したシリコンチップとを、工程４０７で結
合させてシリコンｏｎシリコンチップを作成する。この
工程は、従来例と同一である。テスト工程４０２で障害
が起きた場合は、正常動作するチップ部分のみダイシン
グ工程４０８でメモリチップ用に切り分けられる。メモ
リチップ用テスト工程４０９でテストされ、メモリチッ
プとして利用される。
【００１９】
【発明の効果】以上説明したように、本発明はマルチチ
ップ集積回路用の基板を、バイポーラ入出力回路を形成
したシリコン基板からメモリウェハーに変更することに
より、実装面積を縮小し、シリコン基板となるウェハー
を効率的に使用することを可能としている。
ップ集積回路用の基板を、バイポーラ入出力回路を形成
したシリコン基板からメモリウェハーに変更することに
より、実装面積を縮小し、シリコン基板となるウェハー
を効率的に使用することを可能としている。
【００２０】実装面積については、従来のシリコンｏｎ
シリコンチップに比べ、メモリチップの分、チップ面積
が小さくなっている。ウェハーの利用効率については、
基板レベルで不具合があった場合、従来はそのすべてを
廃棄しなければならなかったが、本発明では、通常のメ
モリとして利用することができる。
シリコンチップに比べ、メモリチップの分、チップ面積
が小さくなっている。ウェハーの利用効率については、
基板レベルで不具合があった場合、従来はそのすべてを
廃棄しなければならなかったが、本発明では、通常のメ
モリとして利用することができる。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の一実施例を示す組立図である。
【図３】本発明の一実施例を示す実装図である。
【図４】本発明の一実施例における製造工程を示すフロ
ーチャートである。
ーチャートである。
【図５】従来例を示す実装図である。
【図６】従来例を示す断面図である。
【図７】従来例の製造工程を示すフローチャートである
。
。
１０１ シリコン基板（メモリウェハー）１０２
配線層 １０３ 入出力パッド １０４ メモリ素子 １０５ ＣＰＵ，周辺チップ １０６ 半田バンプ
配線層 １０３ 入出力パッド １０４ メモリ素子 １０５ ＣＰＵ，周辺チップ １０６ 半田バンプ
Claims (1)
- 【請求項１】 メモリ素子を含む半導体集積回路をシ
リコン基板上に実装するマルチチップ半導体集積回路で
あって、前記シリコン基板として、メモリウェハー上に
配線層を形成したものをシリコン基板として用い、該シ
リコン基板上にメモリ素子以外の半導体集積回路を実装
したことを特徴とするマルチチップ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166397A JP3018600B2 (ja) | 1991-06-11 | 1991-06-11 | マルチチップ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166397A JP3018600B2 (ja) | 1991-06-11 | 1991-06-11 | マルチチップ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364063A true JPH04364063A (ja) | 1992-12-16 |
| JP3018600B2 JP3018600B2 (ja) | 2000-03-13 |
Family
ID=15830664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166397A Expired - Lifetime JP3018600B2 (ja) | 1991-06-11 | 1991-06-11 | マルチチップ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018600B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466029B2 (en) * | 2001-07-10 | 2008-12-16 | Kabushiki Kaisha Toshiba | Chip on chip device including basic chips capable of functioning independently from each other, and a system in package device including the chip on chip device |
-
1991
- 1991-06-11 JP JP3166397A patent/JP3018600B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466029B2 (en) * | 2001-07-10 | 2008-12-16 | Kabushiki Kaisha Toshiba | Chip on chip device including basic chips capable of functioning independently from each other, and a system in package device including the chip on chip device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018600B2 (ja) | 2000-03-13 |
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