JPH04364079A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04364079A JPH04364079A JP13812491A JP13812491A JPH04364079A JP H04364079 A JPH04364079 A JP H04364079A JP 13812491 A JP13812491 A JP 13812491A JP 13812491 A JP13812491 A JP 13812491A JP H04364079 A JPH04364079 A JP H04364079A
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- JP
- Japan
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- layer
- impurity concentration
- region
- conductivity type
- diode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素体の上に拡散
領域に接触する電極を形成後、その表面をパッシベーシ
ョン膜で覆った半導体装置に関する。
領域に接触する電極を形成後、その表面をパッシベーシ
ョン膜で覆った半導体装置に関する。
【０００２】
【従来の技術】シリコン基板の表面に酸化膜を形成し、
その酸化膜の開口部から不純物を拡散して所定の導電型
の領域をシリコン基板内に形成し、酸化膜の開口部でシ
リコン基板内の領域に接触する電極を設けるプレーナ技
術はよく知られている。そのようなプレーナ技術による
半導体装置においては、酸化膜が表面保護の働きを持つ
。
その酸化膜の開口部から不純物を拡散して所定の導電型
の領域をシリコン基板内に形成し、酸化膜の開口部でシ
リコン基板内の領域に接触する電極を設けるプレーナ技
術はよく知られている。そのようなプレーナ技術による
半導体装置においては、酸化膜が表面保護の働きを持つ
。
【０００３】ダイオード， トランジスタ， ＭＯＳＦ
ＥＴ， ＩＧＢＴ等の半導体装置を高耐圧化するために
は、使用するシリコン基板の不純物濃度を下げてやるこ
とが一般的であるが、逆バイアス印加時に空乏層の伸び
る領域の不純物濃度を下げると表面電荷の影響を受けや
すくなることも知られている。そのため、水素イオン等
の外来電荷をしゃ断する意味で、りんガラス （ＰＳＧ
） 膜や窒化珪素 （ＳｉＮ） 膜をパッシベーション
膜として表面を被覆する方法が採用されている。
ＥＴ， ＩＧＢＴ等の半導体装置を高耐圧化するために
は、使用するシリコン基板の不純物濃度を下げてやるこ
とが一般的であるが、逆バイアス印加時に空乏層の伸び
る領域の不純物濃度を下げると表面電荷の影響を受けや
すくなることも知られている。そのため、水素イオン等
の外来電荷をしゃ断する意味で、りんガラス （ＰＳＧ
） 膜や窒化珪素 （ＳｉＮ） 膜をパッシベーション
膜として表面を被覆する方法が採用されている。
【０００４】図３は従来の高耐圧ダイオードのシリコン
基板の周縁部を示し、Ｎ＋ 母板１とその上のＮ− エ
ピタキシャル層２とからなるシリコン基板の中央の素子
活性部２１にはＰ型アノード領域３が形成され、表面上
の酸化膜４の開口部でアノード電極５が接触している。 このアノード電極５に対向してＮ＋ 層全面に接触する
カソード電極６が設けられている。アノード電極５とカ
ソード電極６に印加される逆電圧に対する耐圧構造部２
２には、アノード領域３と同時に形成される同じ深さの
Ｐ型ガードリング７が複数個、この場合は３個存在し、
また基板端部にはＰ型コンタクト領域８が形成されてい
て、基板の側面， コンタクト領域８を介してカソード
電極６と等電位になるストッパ電極９が接触している。 そして、Ｐ領域８の露出部， ストッパ電極９， 酸化
膜４および接続部を除くアノード電極５を、例えばＳｉ
Ｎ膜からなるパッシベーション膜１０が被覆している。 図４は別の従来の高耐圧ダイオードを示し、図３と異な
る点は、耐圧構造部２２にＰ型ガードリング部７に接触
してそれと等電位になるフィールドプレート１１が表面
上に設けられていることである。
基板の周縁部を示し、Ｎ＋ 母板１とその上のＮ− エ
ピタキシャル層２とからなるシリコン基板の中央の素子
活性部２１にはＰ型アノード領域３が形成され、表面上
の酸化膜４の開口部でアノード電極５が接触している。 このアノード電極５に対向してＮ＋ 層全面に接触する
カソード電極６が設けられている。アノード電極５とカ
ソード電極６に印加される逆電圧に対する耐圧構造部２
２には、アノード領域３と同時に形成される同じ深さの
Ｐ型ガードリング７が複数個、この場合は３個存在し、
また基板端部にはＰ型コンタクト領域８が形成されてい
て、基板の側面， コンタクト領域８を介してカソード
電極６と等電位になるストッパ電極９が接触している。 そして、Ｐ領域８の露出部， ストッパ電極９， 酸化
膜４および接続部を除くアノード電極５を、例えばＳｉ
Ｎ膜からなるパッシベーション膜１０が被覆している。 図４は別の従来の高耐圧ダイオードを示し、図３と異な
る点は、耐圧構造部２２にＰ型ガードリング部７に接触
してそれと等電位になるフィールドプレート１１が表面
上に設けられていることである。
【０００５】
【発明が解決しようとする課題】しかし、パッシベーシ
ョン膜を被覆して外来イオン等の電荷をしゃ断する方法
では、膜自身にピンホール， マイクロクラック等の微
小欠陥が存在する場合は、半導体装置の蒸気加圧試験等
の信頼性評価を行うときに、微小欠陥部から電荷が侵入
し、空乏層の状態が変化して初期特性を維持することが
できず、もれ電流の増大， 耐圧の劣化等の不具合が生
ずることがあった。
ョン膜を被覆して外来イオン等の電荷をしゃ断する方法
では、膜自身にピンホール， マイクロクラック等の微
小欠陥が存在する場合は、半導体装置の蒸気加圧試験等
の信頼性評価を行うときに、微小欠陥部から電荷が侵入
し、空乏層の状態が変化して初期特性を維持することが
できず、もれ電流の増大， 耐圧の劣化等の不具合が生
ずることがあった。
【０００６】本発明の目的は、上述の問題を解決し、パ
ッシベーション膜は検出しにくい微小欠陥部であっても
、電荷の侵入による特性劣化の生じない高信頼度の半導
体装置を提供することにある。
ッシベーション膜は検出しにくい微小欠陥部であっても
、電荷の侵入による特性劣化の生じない高信頼度の半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の低不純物濃度の領域の表
面層内に第二導電型の領域が設けられ、その領域に主電
極の一つが接触する半導体装置において、低不純物濃度
の領域の第二導電型の領域以外の部分に第一導電型で高
不純物濃度の最表面層が形成されたものとする。そして
、第一導電型の高不純物濃度の最表面層の不純物濃度が
１×１０１５〜１×１０１６／ｃｍ３ で深さが０．２
〜２μｍであることが効果的である。また、第一導電型
の高不純物濃度の最表面層の領域中に第二導電型のガー
ドリングが設けられてよく、あるいはその領域の表面に
導電性のフィールドプレートが設けられてもよい。
めに、本発明は、第一導電型の低不純物濃度の領域の表
面層内に第二導電型の領域が設けられ、その領域に主電
極の一つが接触する半導体装置において、低不純物濃度
の領域の第二導電型の領域以外の部分に第一導電型で高
不純物濃度の最表面層が形成されたものとする。そして
、第一導電型の高不純物濃度の最表面層の不純物濃度が
１×１０１５〜１×１０１６／ｃｍ３ で深さが０．２
〜２μｍであることが効果的である。また、第一導電型
の高不純物濃度の最表面層の領域中に第二導電型のガー
ドリングが設けられてよく、あるいはその領域の表面に
導電性のフィールドプレートが設けられてもよい。
【０００８】
【作用】表面電荷に敏感な低不純物濃度の領域の表面層
に同一導電型の高不純物濃度層を設けることにより、表
面敏感性を抑えることができ、パッシベーション膜に欠
陥があっても半導体装置の特性が劣化するまでに至らな
い。
に同一導電型の高不純物濃度層を設けることにより、表
面敏感性を抑えることができ、パッシベーション膜に欠
陥があっても半導体装置の特性が劣化するまでに至らな
い。
【０００９】
【実施例】図１は図３と同様な耐圧構造部２２を有する
高耐圧ダイオードにおける本発明の一実施例で図３と共
通の部分には同一の符号が付されている。図３のダイオ
ードと異なる点はＮ− 層２の表面に薄いＮ層１２が形
成されていることである。このような構造のダイオード
を、種々の不純物濃度のＮ− エピタキシャル層２を有
するシリコン基板を用いて耐圧６０Ｖクラス， ５００
Ｖクラス， ８００ 〜９００ Ｖクラスに対して製
作した。そして、耐湿性試験における寿命を測定した結
果を図５に示す。図３の構造の従来のダイオードでは、
実線３１に示すように耐湿性寿命は６０Ｖクラスから５
００ Ｖクラス， ８００ 〜９００ Ｖクラスへと耐
圧向上のためにＮ− エピタキシャル層２の不純物濃度
を低下させるに従って寿命が短くなっている。これに対
し、不純物濃度５×１０１５／ｃｍ３ ， 拡散深さ１
μｍのＮ層１２を形成した図１の構造のダイオードでは
、点線３２に示すように寿命の低下が減少した。しかし
、Ｎ層１２の不純物濃度が高すぎるかあるいはその拡散
深さが大きすぎると、アノード電極５とカソード電極６
の間に逆バイアスを印加したときに空乏層の伸びが著し
く阻害されるため耐圧の低下をもたらし、耐圧を維持し
つつ表面敏感性を抑えることが困難であった。すなわち
、Ｎ層の濃度は１×１０１５〜１×１０１６／ｃｍ３
， 拡散深さ０．２〜２μｍの範囲が有効であった。
高耐圧ダイオードにおける本発明の一実施例で図３と共
通の部分には同一の符号が付されている。図３のダイオ
ードと異なる点はＮ− 層２の表面に薄いＮ層１２が形
成されていることである。このような構造のダイオード
を、種々の不純物濃度のＮ− エピタキシャル層２を有
するシリコン基板を用いて耐圧６０Ｖクラス， ５００
Ｖクラス， ８００ 〜９００ Ｖクラスに対して製
作した。そして、耐湿性試験における寿命を測定した結
果を図５に示す。図３の構造の従来のダイオードでは、
実線３１に示すように耐湿性寿命は６０Ｖクラスから５
００ Ｖクラス， ８００ 〜９００ Ｖクラスへと耐
圧向上のためにＮ− エピタキシャル層２の不純物濃度
を低下させるに従って寿命が短くなっている。これに対
し、不純物濃度５×１０１５／ｃｍ３ ， 拡散深さ１
μｍのＮ層１２を形成した図１の構造のダイオードでは
、点線３２に示すように寿命の低下が減少した。しかし
、Ｎ層１２の不純物濃度が高すぎるかあるいはその拡散
深さが大きすぎると、アノード電極５とカソード電極６
の間に逆バイアスを印加したときに空乏層の伸びが著し
く阻害されるため耐圧の低下をもたらし、耐圧を維持し
つつ表面敏感性を抑えることが困難であった。すなわち
、Ｎ層の濃度は１×１０１５〜１×１０１６／ｃｍ３
， 拡散深さ０．２〜２μｍの範囲が有効であった。
【００１０】図２は図４と同様の耐圧構造部２２を有す
る高耐圧ダイオードにおける本発明の別の実施例で図４
と共通の部分には同一の符号が付されている。この実施
例でもＮ層１２を形成することにより、図５に示したの
と同様の効果を得ることができた。
る高耐圧ダイオードにおける本発明の別の実施例で図４
と共通の部分には同一の符号が付されている。この実施
例でもＮ層１２を形成することにより、図５に示したの
と同様の効果を得ることができた。
【００１１】本発明はダイオードに限らず、プレーナ型
で高耐圧のバイポーラトランジスタ， ＭＯＳ電界効果
トランジスタ， 絶縁ゲート型バイポーラトランジスタ
などの半導体装置において実施でき、低不純物濃度層が
Ｎ型でもＰ型でも実施できる。また耐圧構造部のストッ
パ部， ガードリングあるいはフィールドプレートのな
い半導体装置においても実施できる。
で高耐圧のバイポーラトランジスタ， ＭＯＳ電界効果
トランジスタ， 絶縁ゲート型バイポーラトランジスタ
などの半導体装置において実施でき、低不純物濃度層が
Ｎ型でもＰ型でも実施できる。また耐圧構造部のストッ
パ部， ガードリングあるいはフィールドプレートのな
い半導体装置においても実施できる。
【００１２】
【発明の効果】本発明によれば、逆バイアス印加時に空
乏層の伸びる低不純物濃度領域の表面敏感性を、その領
域の最表面層に同導電型の高不純物濃度層を浅く形成す
ることによって抑えることが可能になり、パッシベーシ
ョン膜に欠陥があっても外来電荷による特性の劣化がな
くなり、耐湿性試験等における寿命が長くなって、安定
化された半導体装置を得ることができた。
乏層の伸びる低不純物濃度領域の表面敏感性を、その領
域の最表面層に同導電型の高不純物濃度層を浅く形成す
ることによって抑えることが可能になり、パッシベーシ
ョン膜に欠陥があっても外来電荷による特性の劣化がな
くなり、耐湿性試験等における寿命が長くなって、安定
化された半導体装置を得ることができた。
【図１】本発明の一実施例の高耐圧ダイオードの周縁部
の断面図
の断面図
【図２】本発明の別の実施例の高耐圧ダイオードの同様
の断面図
の断面図
【図３】従来の高耐圧ダイオードの同様の断面図
【図４
】従来の別の高耐圧ダイオードの同様の断面図
】従来の別の高耐圧ダイオードの同様の断面図
【図５】
図１および図３に示した高耐圧ダイオードの耐湿性試験
における寿命とＮ− 層不純物濃度との関係線図
図１および図３に示した高耐圧ダイオードの耐湿性試験
における寿命とＮ− 層不純物濃度との関係線図
１ Ｎ＋ シリコン母板
２ Ｎ− エピタキシャル層
３ Ｐ型アノード領域
４ 酸化膜
５ アノード電極
６ カソード電極
７ ガードリング
１０ パッシベーション膜
１１ フィールドプレート
１２ Ｎ層
Claims (4)
- 【請求項１】第一導電型の低不純物濃度の領域の表面層
内に第二導電型の領域が設けられ、その領域に主電極の
一つが接触するものにおいて、低不純物濃度領域の第二
導電型の領域以外の部分に第一導電型で高不純物濃度の
最表面層が形成されたことを特徴とする半導体装置。 - 【請求項２】第一導電型の高不純物濃度の最表面層の不
純物濃度が１×１０１５〜１×１０１６／ｃｍ３ で深
さが０．２〜２μｍである請求項１記載の半導体装置。 - 【請求項３】第一導電型の高不純物濃度の最表面層の領
域中に第二導電型のガードリングが設けられた請求項１
あるいは２記載の半導体装置。 - 【請求項４】第一導電型の高不純物濃度の最表面層の領
域の表面に導電性のフィールドプレートが設けられた請
求項１あるいは２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13812491A JPH04364079A (ja) | 1991-06-11 | 1991-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13812491A JPH04364079A (ja) | 1991-06-11 | 1991-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364079A true JPH04364079A (ja) | 1992-12-16 |
Family
ID=15214535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13812491A Pending JPH04364079A (ja) | 1991-06-11 | 1991-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177713B1 (en) | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
| WO2012081664A1 (ja) * | 2010-12-17 | 2012-06-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5992094B2 (ja) * | 2013-04-03 | 2016-09-14 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-06-11 JP JP13812491A patent/JPH04364079A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177713B1 (en) | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
| WO2012081664A1 (ja) * | 2010-12-17 | 2012-06-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5641055B2 (ja) * | 2010-12-17 | 2014-12-17 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| EP2654084A4 (en) * | 2010-12-17 | 2015-05-27 | Fuji Electric Co Ltd | SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR |
| US9570541B2 (en) | 2010-12-17 | 2017-02-14 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US10204979B2 (en) | 2010-12-17 | 2019-02-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP5992094B2 (ja) * | 2013-04-03 | 2016-09-14 | 三菱電機株式会社 | 半導体装置 |
| US9577086B2 (en) | 2013-04-03 | 2017-02-21 | Mitsubishi Electric Corporation | Semiconductor device |
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