JPH04364609A - クロック同期のための遅延ロックループ回路 - Google Patents

クロック同期のための遅延ロックループ回路

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JPH04364609A
JPH04364609A JP3333538A JP33353891A JPH04364609A JP H04364609 A JPH04364609 A JP H04364609A JP 3333538 A JP3333538 A JP 3333538A JP 33353891 A JP33353891 A JP 33353891A JP H04364609 A JPH04364609 A JP H04364609A
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、局所的に再生されて複
数負荷間に分散されるクロック信号を基準クロック信号
と時間同期させるための装置に関する。
【０００２】
【従来の技術】高速多重チップ同期コンピュータにおい
ては、クロック信号を全てのチップへ極めて注意深く送
ることが必要である。システムの相異なる部分における
クロック信号の有意端相互間の時間的のスキューまたは
差異を１ナノ秒またはそれ以下に保持することが一般に
必要である。低電力マスタ基準信号から強力なクロック
信号を再生するための分散システムは、必要とする大量
の電力の故に、中央クロックよりも望ましい。この再生
は、全ての再生クロック信号を最小スキューをもって生
成するように、コンピュータ内の全ての場所において且
つ増幅段の存在において行なうことが必要である。電圧
制御発振器、位相周波数検出器及びアナログ可変遅延線
遅延を用いるフェーズロックループ回路が、コンピュー
タクロックを同期するために一般に用いられている。可
変遅延線を用いるフェーズロックループ回路を、本明細
書においては、「遅延ロックループ」と呼ぶ。
【０００３】一連の電圧制御遅延素子を基礎とするアナ
ログ遅延線を用いる遅延ロックループは、クロック再生
回路に対するより簡単且つより多様な手段である。この
遅延ロックループ回路は、同じ周波数のクロック信号相
互間の位相差を検出し、この位相差に伴って変化する誤
差電圧を生成する。この電圧を送り返して可変遅延線を
制御することにより、一つのクロック信号のタイミング
を進ませるかまたは遅らせて、その立上がり端を基準信
号の立上がり端と整合させることができる。しかし、従
来の遅延ロックループ回路には大きな欠点がある。いず
れの遅延線及び増幅器も、制御電圧が最大になるときの
最小到達可能遅延を有す。クロック信号が基準信号から
引き出されるようになっているシステムにおいては、１
／２周期が最小到達可能遅延よりも若干小さくなるまで
クロック周波数を上げると、位相検出器はこのシステム
に、より小さい遅延においてより速く動作する点を探さ
せる。明らかに解るように、これは達成不可能である。 若干高い周波数によってのみ、例えば、最小遅延が１．
５周期に等しくなるときに、リセットから安定な同期が
可能になる。
【０００４】
【発明が解決しようとする課題】最短時間内に安定なロ
ックに到達するクロック再生システムを提供するという
問題は、ローカルクロック信号の位相が基準クロックの
位相に対して先行しているが遅れているかとは無関係に
、高速コンピュータ分野において設計者が目標とする主
要な問題となっている。遅延線回路の分解能を犠牲にす
ることなしに、及び実施不能なほどに多数の段を追加す
ることなしに、最小遅延問題を回避することができれば
、コンピュータ業界に多年にわたってあった要求を満た
すことができるであろう。
【０００５】本発明は、アナログ可変遅延線を使用する
フェーズロックループ回路において同期に到達する際の
不安定性及びリセットからの長い始動時間の問題を解決
するようにした装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明においては、リセ
ットパルスが印加されたとき、最初、可変遅延線をその
最小位相遅延状態にする。次いで、リセットロジックが
、遅延線制御電圧を下げることにより、クロック信号を
基準信号に対して遅くする。クロック信号が十分に遅延
させられ、クロック信号を基準信号と整合させるにはよ
り多くの遅延が必要であると位相検出器が決定すると、
回路ロジックは位相検出器が遅延線を制御することを許
す。前記位相検出器が制御を行なう点が、クロック信号
のより多くの遅延が検出される点を十分に越えており、
これにより、検出される位相差における全ての「ジッタ
」が克服される、ということを、第２の遅延位相検出器
が確実にする。リセットは、より安定なロックを確保す
るため、周波数が変化させられるときの始動時において
、または他の時において行なわれる。
【０００７】本発明の前記及び他の目的は、図面を参照
して行なう本発明の実施例についての以下の説明からよ
りよく理解される。
【０００８】
【実施例】図１に、高速コンピュータにおいて現在用い
られている周波数の数倍の周波数を受容することのでき
るクロック同期のための遅延ロックループの実施例を示
す。この実施例遅延ロックループの速度は１秒当たり１
千万命令程度である。低電力クロック信号（ＲＥＦ）は
、可変遅延線２０を通過した後、逆転増幅器１２により
、高電力クロック信号（ＶＯＵＴ　）　として再生され
る。 遅延線２０は、一連のタップ付き段の遅延素子を基礎と
して構成されている。図示のように、遅延線２０は、そ
の出力（ＯＵＴ）をその入力（ＩＮ）に対して逆転する
ための追加の段を有す。これにより、この装置は低周波
クロック信号（ＶＯＵＴ　）　に対してより少ない合計
遅延で働き、より大きい安定性を与えることができる。 クロック信号（ＶＯＵＴ　）　は、その位相を基準信号
（ＲＥＦ）の位相と比較するのに用いられる位相検出回
路２１へ送り返される。位相検出回路２１は第１及び第
２のエッジトリガディジタルフリップフロップ回路２２
及び２６を位相検出器として有す。これら検出器は、い
ずれも、第１のＮＡＮＤ論理ゲート２８の入力端子に接
続されている。基準信号（ＲＥＦ）は、第１のディジタ
ル位相検出器２２に直接に与えられ、及び、若干遅延し
た基準信号１０を発生する２つのインバータ４２、４４
を介して第２の遅延位相検出器２６に与えられる。位相
検出回路２１からの出力（ＶＣ　）、（ＶＣ　’）はリ
セット論理回路３０に与えられる。このリセット論理回
路は、セット入力端子ｓ、リセット入力端子ｒ、及びラ
ッチ出力端子Ｑを有する論理回路を含んでいる。このリ
セット論理回路はまた第２及び第３のＮＡＮＤ論理ゲー
ト３６及び３７を含んでおり、これら論理ゲートは、互
いに、セットリセット論理回路３２の出力端子Ｑに、接
続されている。 位相検出回路２１の一つの出力ＶＣ　’は、抵抗Ｒを介
してコンデンサＣをＶＣＴＲＬの値に充電することによ
ってセットリセット論理回路３２を一つの状態に、即ち
、可変遅延線２０を制御することを他の出力ＶＣ　に許
す状態に、セットするのに用いられる。リセット回路３
４は、これを介してリセットパルスｎＲｅｓｅｔが加え
られるのであり、リセット論理回路に接続されている。
【０００９】以下の説明のため、種々の論理回路の状態
を論理０及び論理１として記す。即ち、論理０はゼロボ
ルトに近い、またはそれ以下の電圧であり、論理１はそ
れよりも高い電圧である。これら電圧は論理装置の特性
に応じて定める。クロック信号ＶＯＵＴ　が基準信号Ｒ
ＥＦよりも遅れていとすると、例えばシステムのターン
オンにおける回路論理の初期状態は下記のようになる。 即ち、第１のディジタル位相検出器２２の一つの出力端
子Ｑは論理０となり、その相補出力端子ｎＱは論理１と
なる。同じ論理状態が第２の遅延ディジタル位相検出器
２６の端子にも存在する。第１の論理ゲート２８の両方
の入力端子が論理０になると、位相検出回路出力ＶＣ　
’は論理１となる。セットリセット回路３２は論理１の
出力にセットされる。
【００１０】クロック信号ＶＯＵＴ　を基準信号ＲＥＦ
と同期させるため、次の動作が生ずる。即ち、第１に、
コンデンサＣを最大電圧ＶＣＴＲＬに充電するのに十分
な時間の負に働くリセットパルスｎＲｅｓｅｔが、リセ
ット回路３４を介して、セットリセット論理回路３２の
リセット端子に、及び第３の論理ゲート３７の一つの入
力端子に加えられる。これは、システム始動時に、また
は安定なロックが望まれるときに、自動的に行なわれる
。セットリセット論理ゲート３２の出力端子Ｑは、従っ
て、論理０になってそこにラッチされたままとなり、第
３の論理ゲート３７はディスエーブルされる。即ち、論
理ゲート３７の一つの入力端子は論理０になっているか
ら、論理ゲート３７の他の入力端子における論理状態が
変化しても、論理１になっているその出力に影響を与え
ない。第３の論理ゲート３７の出力電圧は、コンデンサ
Ｃを、可変遅延線２０による到達可能な最小遅延時間に
対応する最大値の制御電圧ＶＣＴＲＬに充電する。セッ
トリセット論理回路３２の出力端子はまた第２の論理ゲ
ート３６の一つの入力端子に接続されており、従って、
リセットパルスｎＲｅｓｅｔが加えられるときに、この
点に論理０を与える。従って、第２の論理ゲート３６は
ディスエーブルされる。論理１になっているその出力は
第３の論理ゲート３７の入力端子に加えられる。リセッ
ト信号線３４がその論理１の元の状態に復帰すると、第
３の論理ゲート３７の出力は論理０となり、コンデンサ
Ｃ上の制御電圧ＶＣＴＲＬ電荷は放電しはじめる。電圧
ＶＣＴＲＬが低下すると、これに従って可変遅延線２０
の位相遅延が増加し、クロック信号ＶＯＵＴ　と基準信
号ＲＥＦとの間の位相遅延が増加させられる。この位相
遅延は、２つのクロック信号ＶＯＵＴ　及びＲＥＦを同
期させるためにより大きい位相遅延が必要であるという
ことを第１の位相検出器２２及び第２の遅延位相検出器
２６が検出するまで、継続する。この時点で、各位相検
出器２２、２６の出力端子Ｑは論理１となり、第１の位
相検出器２２の相補出力端子ｎＱは論理０となる。そこ
で、第１の論理ゲート２８の両方の入力は論理１となり
、その出力ＶＣ　’は論理０となる。論理０がセットリ
セット回路３２のセット端子ｓに加えられると、出力状
態が論理１に変化させられ、第２の論理ゲート３６がイ
ネーブルされる。これにより、第１の位相検出器出力Ｖ
Ｃ　は第２及び第３の論理ゲート３６及び３７の出力を
変化させ、これにより、コンデンサＣは制御電圧ＶＣＴ
ＲＬに充電される。従って、制御電圧ＶＣＴＲＬは、２
つの信号ＶＯＵＴ　及びＲＥＦが同期するまで、クロッ
ク信号ＶＯＵＴ　と基準信号ＲＥＦとの間の位相差に従
って規制される。第２の遅延位相検出器２６は、第１の
位相検出器２２が制御を行なうときに、クロック信号Ｖ
ＯＵＴ　の立下がり縁が基準信号ＲＥＦの前縁立上がり
部を十分に越え、信号ＶＯＵＴ　及びＲＥＦ上の位相雑
音のために第１の位相検出器２２が最小達成可能遅延よ
りも小さい遅延を要求するということがなくなる、とい
うことを確実にする。
【００１１】この回路論理を更に検討すると解るように
、リセットパルスが加えられるときにクロック信号ＶＯ
ＵＴ　が基準信号ＲＥＦから遅れないでこれに先行する
と、位相検出器２２は直ちに遅延線２０を制御し、同期
が得られるまで遅延を増加させる。ターンオンから安定
ロックまでのタイミングの変化を図２ないし図３に示す
。図２は、リセットパルスｎＲｅｓｅｔの印加によるリ
セット過程開始直後のクロック信号ＶＯＵＴ　の波形５
６と基準信号ＲＥＦの波形５４とを時間的に比較するタ
イミング線図である。この場合、最小達成可能位相遅延
ＴＭＩＮ　はクロック信号ＶＯＵＴ　の波形５６の１／
２周期よりも大きいものと仮定する。
【００１２】図３の（Ａ）は、リセットパルスｎＲｅｓ
ｅｔが解除され、そして制御電圧ＶＣＴＲＬが低下し始
めた直後のクロック信号ＶＯＵＴ　のタイミングを示す
線図である。線図において右へ移動した波形５８で示す
ように、クロック信号ＶＯＵＴ　の遅延が増加し始める
。図３の（Ｂ）は、第１の位相検出器２２が可変遅延線
２０の制御を行なうことのできるようになった時点での
クロック信号ＶＯＵＴ　のタイミングを示す線図である
。
【００１３】図３の（Ｃ）は、第１の位相検出器２２に
よる制御電圧ＶＣＴＲＬの規制によって生じた一層の遅
延によってクロック信号ＶＯＵＴ　が基準信号ＲＥＦと
同期させられた後のクロック信号ＶＯＵＴ　のタイミン
グを示す線図である。クロック信号ＶＯＵＴ　の波形６
２は基準信号ＲＥＦの波形５４と同相になっている。
【００１４】
【発明の効果】本発明においては、リセットからの始動
時間が最小になり、且つ、アナログ可変遅延線を用いる
フェーズロックループ回路内の同期を得る際の不安定性
が防止される。また、最小位相遅延時間をクロック信号
の１／２周期よりも小さくすることを必要とするかかる
回路の制限が克服され、且つ、遅延線に沿って通過させ
られる最高値までの周波数での動作が可能になる。また
、従来の高速コンピュータにおいて用いられている周波
数の数倍であり、速度が１秒当たり１千万命令程度とい
うような周波数に簡単に適応することができる。
【図面の簡単な説明】
【図１】クロック同期のための遅延ロックループのブロ
ック線図である。
【図２】リセットを開始した時点におけるクロック信号
と基準信号との関係を示すタイミング線図である。
【図３】遅延線制御電圧を低下させるときのクロック信
号の位相変化と、位相検出器が遅延線の制御を行なうと
きのクロック信号の位相変化と、位相検出器が可変遅延
線を制御してクロック信号と基準信号との間の同期を得
た後のクロック信号とを示すタイミング線図である。
【符号の説明】
１０　　遅延基準信号 １２　　クロック増幅器 ２０　　可変遅延線 ２１　　位相検出回路 ２２　　第１のディジタル位相検出器 ２４　　低域フィルタ ２６　　第２の遅延ディジタル位相検出器２８　　第１
の論理ゲート ３０　　リセット論理回路 ３２　　セットリセットフリップフロップ回路３４　　
リセット信号線 ３６　　第２の論理ゲート ３７　　第３の論理ゲート ４０　　固定遅延素子 ４２　　第１のインバータ ４４　　第２のインバータ ５０　　信号振幅軸 ５２　　時間軸 ５４　　基準信号波形 ５６　　リセットにおけるクロック信号波形５８　　リ
セット直後のクロック信号波形６０　　位相検出器が最
初に制御を行なうときのクロック信号波形 ６２　　クロック信号が基準信号と同期したときのクロ
ック信号波形 ｎＲｅｓｅｔ　　遅延リセット信号 ＲＥＦ　　基準信号 ＶＣ　　　第１の位相検出器出力制御電圧ＶＣ　’　　
第２の遅延位相検出器出力制御電圧ＶＣＴＲＬ　　遅延
線制御電圧 ＶＯＵＴ　　　クロック信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　クロック信号（ＶＯＵＴ　）　を多重
    負荷間に分散し、及び、前記クロック信号（ＶＯＵＴ　
    ）　と基準信号（ＲＥＦ）との間の位相差が位相検出器
    （２２）によって検出されるとクロック信号を前記基準
    信号（ＲＥＦ）と時間整合し、前記位相検出器（２２）
    は、低域フィルタ（２４）内のコンデンサ（Ｃ）を充電
    することにより、分散前に前記クロック信号（ＶＯＵＴ
    　）　が通過させられる可変遅延線（２０）へ制御電圧
    （ＶＣＴＲＬ）を送り返すようになっているクロック同
    期のための遅延ロックループ回路において、前記基準信
    号（ＲＥＦ）を時間的に遅延させて遅延基準信号（１０
    ）を発生するための遅延手段（４０）と、前記基準信号
    （ＲＥＦ）と前記クロック信号（ＶＯＵＴ　）　との間
    の位相差を検出し、前記遅延基準信号（１０）と前記ク
    ロック信号（ＶＯＵＴ　）　との間の位相差を検出し、
    及び複数の出力電圧（ＶＣ　）、（ＶＣ　’）を発生す
    るための位相検出手段（２１）と、前記制御電圧（ＶＣ
    ＴＲＬ）を規制することによって前記可変遅延線（２０
    ）を駆動するための論理手段（３０）と、前記制御電圧
    （ＶＣＴＲＬ）を規制する初期状態へ前記論理手段（３
    ０）をリセットし、及び、前記可変遅延線（２０）内に
    最小位相遅延を発生する状態に前記コンデンサ（Ｃ）を
    充電するためのリセット手段（３４）とを備えて成り、
    前記位相検出手段（２１）と前記可変遅延線（２０）と
    の間に介装された前記論理手段（３０）は、前記位相検
    出手段（２１）へ直接に、及び前記可変遅延線（２０）
    へ前記コンデンサ（Ｃ）を介して接続されていることを
    特徴とする遅延ロックループ回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999016078A1 (fr) * 1997-09-19 1999-04-01 Hitachi, Ltd. Composant de circuit integre synchrone
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
US6081147A (en) * 1994-09-29 2000-06-27 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US6259290B1 (en) 1998-06-30 2001-07-10 Kabushiki Kaisha Toshiba Delay locked loop having a mis-lock detecting circuit

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317202A (en) * 1992-05-28 1994-05-31 Intel Corporation Delay line loop for 1X on-chip clock generation with zero skew and 50% duty cycle
US5394024A (en) * 1992-12-17 1995-02-28 Vlsi Technology, Inc. Circuit for eliminating off-chip to on-chip clock skew
SE500929C2 (sv) * 1993-02-24 1994-10-03 Ellemtel Utvecklings Ab Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal
US5585754A (en) * 1993-04-02 1996-12-17 Nec Corporation Integrated digital circuit
JP3247190B2 (ja) * 1993-04-13 2002-01-15 三菱電機株式会社 位相同期回路および集積回路装置
US5422529A (en) * 1993-12-10 1995-06-06 Rambus, Inc. Differential charge pump circuit with high differential and low common mode impedance
JPH10500260A (ja) 1994-02-15 1998-01-06 ランバス・インコーポレーテッド 位相検出誤りが最小の位相検出器
WO1995022206A1 (en) * 1994-02-15 1995-08-17 Rambus, Inc. Delay-locked loop
US5416744A (en) * 1994-03-08 1995-05-16 Motorola Inc. Memory having bit line load with automatic bit line precharge and equalization
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5402389A (en) * 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
US5384737A (en) * 1994-03-08 1995-01-24 Motorola Inc. Pipelined memory having synchronous and asynchronous operating modes
US5440514A (en) * 1994-03-08 1995-08-08 Motorola Inc. Write control for a memory using a delay locked loop
US5834950A (en) * 1994-03-17 1998-11-10 3Com Corporation Phase detector which eliminates frequency ripple
US5815016A (en) * 1994-09-02 1998-09-29 Xilinx, Inc. Phase-locked delay loop for clock correction
US5646564A (en) * 1994-09-02 1997-07-08 Xilinx, Inc. Phase-locked delay loop for clock correction
US5828250A (en) * 1994-09-06 1998-10-27 Intel Corporation Differential delay line clock generator with feedback phase control
US5570053A (en) * 1994-09-26 1996-10-29 Hitachi Micro Systems, Inc. Method and apparatus for averaging clock skewing in clock distribution network
US5570054A (en) * 1994-09-26 1996-10-29 Hitachi Micro Systems, Inc. Method and apparatus for adaptive clock deskewing
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5486783A (en) * 1994-10-31 1996-01-23 At&T Corp. Method and apparatus for providing clock de-skewing on an integrated circuit board
US5548237A (en) * 1995-03-10 1996-08-20 International Business Machines Corporation Process tolerant delay circuit
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line
KR100201711B1 (ko) * 1995-04-28 1999-06-15 오우라 히로시 지연 시간 제어 회로
EP0829135B1 (en) 1995-05-26 2002-09-18 Rambus Inc. Phase shifting circuit and method for providing a phase shift
JP3639000B2 (ja) * 1995-06-13 2005-04-13 富士通株式会社 位相合わせ装置及び遅延制御回路
JP3499051B2 (ja) * 1995-06-22 2004-02-23 株式会社アドバンテスト タイミング信号発生回路
US5917356A (en) * 1995-09-11 1999-06-29 International Business Machines Corp. Three state phase detector
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5831459A (en) * 1995-11-13 1998-11-03 International Business Machines Corporation Method and system for adjusting a clock signal within electronic circuitry
US5870445A (en) * 1995-12-27 1999-02-09 Raytheon Company Frequency independent clock synchronizer
US6642746B2 (en) 1996-01-02 2003-11-04 Rambus Inc. Phase detector with minimized phase detection error
JPH10171774A (ja) * 1996-12-13 1998-06-26 Fujitsu Ltd 半導体集積回路
US6002282A (en) * 1996-12-16 1999-12-14 Xilinx, Inc. Feedback apparatus for adjusting clock delay
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5825209A (en) * 1997-02-27 1998-10-20 Rambus Inc. Quadrature phase detector
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6031429A (en) * 1997-03-19 2000-02-29 Silicon Magic Corporation Circuit and method for reducing lock-in time in phase-locked and delay-locked loops
KR100244466B1 (ko) * 1997-04-26 2000-02-01 김영환 클럭 위상 비교기
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
JP3717289B2 (ja) * 1997-10-20 2005-11-16 富士通株式会社 集積回路装置
US6194932B1 (en) * 1997-10-20 2001-02-27 Fujitsu Limited Integrated circuit device
US6047346A (en) * 1998-02-02 2000-04-04 Rambus Inc. System for adjusting slew rate on an output of a drive circuit by enabling a plurality of pre-drivers and a plurality of output drivers
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
KR100280447B1 (ko) * 1998-03-02 2001-02-01 김영환 디지털지연동기루프회로
US6069506A (en) 1998-05-20 2000-05-30 Micron Technology, Inc. Method and apparatus for improving the performance of digital delay locked loop circuits
DE19830571C2 (de) 1998-07-08 2003-03-27 Infineon Technologies Ag Integrierte Schaltung
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
KR100303781B1 (ko) * 1998-12-30 2001-09-24 박종섭 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6239634B1 (en) * 1999-05-19 2001-05-29 Parthus Technologies Apparatus and method for ensuring the correct start-up and locking of a delay locked loop
DE19930167C2 (de) * 1999-06-30 2003-03-06 Infineon Technologies Ag Integrierte Schaltung mit einem Phasenregelkreis
US6388480B1 (en) * 1999-08-30 2002-05-14 Micron Technology, Inc. Method and apparatus for reducing the lock time of DLL
US6662305B1 (en) * 1999-11-23 2003-12-09 Intel Corporation Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up
US6959062B1 (en) * 2000-01-28 2005-10-25 Micron Technology, Inc. Variable delay line
US6583653B1 (en) * 2000-03-31 2003-06-24 Intel Corporation Method and apparatus for generating a clock signal
US6968026B1 (en) * 2000-06-01 2005-11-22 Micron Technology, Inc. Method and apparatus for output data synchronization with system clock in DDR
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
US7200769B1 (en) 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
US7167023B1 (en) 2001-08-29 2007-01-23 Altera Corporation Multiple data rate interface architecture
JP2003188720A (ja) * 2001-12-21 2003-07-04 Mitsubishi Electric Corp Ｐｌｌ回路
JP2003324348A (ja) * 2002-04-30 2003-11-14 Elpida Memory Inc Ｄｌｌ回路
US6803797B2 (en) * 2003-01-31 2004-10-12 Intel Corporation System and method for extending delay-locked loop frequency application range
US6809555B1 (en) * 2003-05-02 2004-10-26 Xilinx, Inc. Glitch-free digital phase detector circuits and methods with optional offset and lock window extension
US7245684B2 (en) * 2003-05-09 2007-07-17 Hewlett-Packard Development Company, L.P. System and method for compensating for skew between a first clock signal and a second clock signal
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
DE10394282B4 (de) * 2003-09-08 2016-07-28 Infineon Technologies Ag Rücksetzungsfreie verzögerte Regelschleife
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
KR100514414B1 (ko) * 2003-11-20 2005-09-09 주식회사 하이닉스반도체 지연 동기 루프
US7299329B2 (en) 2004-01-29 2007-11-20 Micron Technology, Inc. Dual edge command in DRAM
US7049873B2 (en) 2004-02-23 2006-05-23 International Business Machines Corporation System and method for implementing a micro-stepping delay chain for a delay locked loop
US7234069B1 (en) 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7123051B1 (en) 2004-06-21 2006-10-17 Altera Corporation Soft core control of dedicated memory interface hardware in a programmable logic device
CN1985432B (zh) * 2004-07-06 2010-09-08 株式会社安川电机 逆变器装置和交流电机的减速方法
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US7423919B2 (en) * 2005-05-26 2008-09-09 Micron Technology, Inc. Method and system for improved efficiency of synchronous mirror delays and delay locked loops
US7622961B2 (en) * 2005-09-23 2009-11-24 Intel Corporation Method and apparatus for late timing transition detection
JP2007235680A (ja) * 2006-03-02 2007-09-13 Rohm Co Ltd レジスタ回路、半導体装置、電気機器
US7319352B2 (en) * 2006-04-04 2008-01-15 Johann-Christoph Scheytt Phase and amplitude modulator
US7827454B2 (en) * 2007-07-17 2010-11-02 Renesas Electronics Corporation Semiconductor device
US8334716B1 (en) * 2008-12-19 2012-12-18 Altera Corporation Digital phase detection circuit and method
US8638145B2 (en) 2011-12-30 2014-01-28 Advanced Micro Devices, Inc. Method for locking a delay locked loop
FR3044425A1 (fr) * 2015-11-30 2017-06-02 Commissariat Energie Atomique Systeme de surveillance de la distance entre deux plongeurs au sein d'une palanquee
US10291214B2 (en) 2017-03-01 2019-05-14 Analog Devices Global Unlimited Company Feedforward phase noise compensation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4281259A (en) * 1978-11-08 1981-07-28 Sanyo Electric Co., Ltd. Digital phase comparing apparatus
US4222013A (en) * 1978-11-24 1980-09-09 Bowers Thomas E Phase locked loop for deriving clock signal from aperiodic data signal
US4365211A (en) * 1980-10-31 1982-12-21 Westinghouse Electric Corp. Phase-locked loop with initialization loop
AU2450384A (en) * 1983-02-17 1984-08-23 International Standard Electric Corp. Adjustable delay circuit
US4745310A (en) * 1986-08-04 1988-05-17 Motorola, Inc. Programmable delay circuit
US4847875A (en) * 1987-02-26 1989-07-11 American Telephone And Telegraph Company Timing circuit including jitter compensation
FR2623675A1 (fr) * 1987-11-25 1989-05-26 Dassault Electronique Dispositif de synchronisation d'une horloge par rapport a un signal numerique incident, notamment a haut debit
JPH02130126U (ja) * 1988-08-06 1990-10-26
US4893094A (en) * 1989-03-13 1990-01-09 Motorola, Inc. Frequency synthesizer with control of start-up battery saving operations
JP2522413B2 (ja) * 1989-10-17 1996-08-07 日本電気株式会社 位相周波数比較器
US5055800A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Fractional n/m synthesis

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081147A (en) * 1994-09-29 2000-06-27 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US6333657B1 (en) 1994-09-29 2001-12-25 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US6420922B1 (en) 1994-09-29 2002-07-16 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US7119595B2 (en) 1994-09-29 2006-10-10 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US7368967B2 (en) 1994-09-29 2008-05-06 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US7633326B2 (en) 1994-09-29 2009-12-15 Fujitsu Microelectronics Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
WO1999016078A1 (fr) * 1997-09-19 1999-04-01 Hitachi, Ltd. Composant de circuit integre synchrone
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
US6259290B1 (en) 1998-06-30 2001-07-10 Kabushiki Kaisha Toshiba Delay locked loop having a mis-lock detecting circuit

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Publication number Publication date
JP3180272B2 (ja) 2001-06-25
US5223755A (en) 1993-06-29

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