JPH11316620A - 半導体素子のクロック補償装置 - Google Patents

半導体素子のクロック補償装置

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JPH11316620A
JPH11316620A JP10343634A JP34363498A JPH11316620A JP H11316620 A JPH11316620 A JP H11316620A JP 10343634 A JP10343634 A JP 10343634A JP 34363498 A JP34363498 A JP 34363498A JP H11316620 A JPH11316620 A JP H11316620A
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JP
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clock
delay
internal clock
output
external clock
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JP10343634A
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Jae Myoung Choi
在明 崔
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Abstract

(57)【要約】 【課題】 本発明は、外部クロックを利用して内部クロ
ックを発生させる周波数範囲の広いDLL 装置に関する。 【解決手段】 外部からクロックを受信する第１乃至第
Ｎ個のディレイ素子からそれぞれ出力されるＮ個の遅延
信号を同時に受信するマルチプレクサを提供し、所定の
制御信号を利用して前記Ｎ個の遅延信号中の一つを内部
クロックに選択するDLL 回路に関するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のクロッ
ク補償装置に関し、さらに詳しくは、外部クロックを受
信して内部クロックを出力するクロック補償装置中の一
つであるDelay Locked Loop （以下“DLL ”）に関す
る。
【０００２】
【従来の技術】DLL 装置は受信される外部クロックを利
用して内部クロックを作り出す装置で、前記二つのクロ
ックの周波数及び位相を一致させ正確な動作を要する回
路に用いるためのものである。
【０００３】一般に、DLL 装置は外部クロックと内部ク
ロックの周波数及び位相の差を比較検出する位相検出器
と、前記位相検出器の出力信号によりポンピング動作を
行い、ディレイ素子のトランジスタを制御して全ての遅
延時間を調節する電荷ポンプと、前記電荷ポンプ出力信
号の制御を受けながら受信した外部クロックを利用して
内部クロックを作り出すディレイ素子等で形成されてい
る。
【０００４】図１は従来のDLL ブロック図を示すもの
で、ここでは一般的にDLL 装置に電荷ポンプ次の段にフ
ィルタを追加したものである。
【０００５】図２は前記図１のディレイ素子に対する詳
細回路図を示したもので、受信される外部クロック（CL
Kext）を利用して内部クロック（CLKint）を作り出し、
この時発生する内部クロックの位相及び周波数が外部ク
ロックの周波数及び位相と一致しない場合、電荷ポンプ
でポンプ電位（Vpump ）を発生させディレイタイムを制
御することになる。
【０００６】即ち、最初に外部クロックが受信されると
ディレイ素子により所定の内部クロックが発生し、この
時、ポンプ電位（Vpump ）は任意のレベルを維持する。
【０００７】次いで、前記外部クロックと内部クロック
の周波数及び位相を位相検出器で相互比較することにな
る。若し、前記二つのクロックの位相及び周波数が互い
に一致することになれば最初のポンプ電位（Vpump ）を
引続き維持することになり、位相検出器では電荷ポンプ
に如何なる信号も発生しない。
【０００８】一方、位相検出器で比較した二つのクロッ
クの位相と周波数が互いに一致しなければ、前記位相検
出器ではポンプ電位のレベルを上昇又は降下させよとの
信号を出力することになり、電荷ポンプではこれに従い
ポンプ電位を上昇又は降下させることになる。
【０００９】例えば、ディレイ素子の出力端に発生する
内部クロックの位相が外部クロックの位相より遅れてい
ると仮定すれば、前記位相検出器ではポンプ電位を上昇
させよとの信号を出力し、電荷ポンプではポンプ電位を
上昇させることになる。
【００１０】上昇したポンプ電位は、ディレイ素子のモ
ストランジスタゲート端子に印加され全体的なディレイ
時間を短縮させることにより、結局発生する内部クロッ
クの位相はそれだけ早くなる。
【００１１】このような状態が持続され、或る時点で内
部クロックの位相が外部クロックの位相を越すことにな
れば、位相検出器ではこれを比較して電荷ポンプでポン
プ電位を降下させよとの信号を出力することになり、電
荷ポンプではポンプ電位を降下させ全ディレイタイムを
増加させる。
【００１２】これは再び内部クロックの位相を遅らせ、
このような動作が引続き反復されることにより結局LOCK
状態に至ることになる。
【００１３】ここで、LOCK状態とは外部クロックと内部
クロックの周波数及び位相が一致することになる状態を
言う。
【００１４】以上で説明したように、ポンプの出力が回
路が定められたディレイ素子のバイアストランジスタを
制御し、DLL 回路の全遅延時間を調整することになるの
である。
【００１５】ところが、電荷ポンプの出力信号がアナロ
グ信号でポンプ電位の電位変化は微細になる。これはデ
ィレイ素子の遅延時間もまた微細に変化させ、従って外
部クロックと内部クロックの周波数及び位相差が存在す
る時、これを一致させるのに非常に長いLocking Timeを
要求することになり、全ディレイ素子の遅延長さが定め
られているので、DLL の動作周波数帯が一定範囲に限定
される問題点を有する。
【００１６】
【発明が解決しようとする課題】従って、本発明は前記
の問題点を解決するため案出されたもので、ディジタル
的に選ばれた各ディレイ素子の出力端に互いに異なる遅
延時間を有する多数個の内部クロックを発生させ、この
うち選択された内部クロックと外部クロックを位相検出
器を介して相互比較しカウンタを制御することにより、
カウンタの出力信号により最終的に外部クロックと同一
の位相と周波数を有する内部クロックを選択することに
より、ラッキングタイムを低減し拡張された周波数範囲
を有するクロック補償装置を提供することにその目的が
ある。
【００１７】
【課題を解決するための手段】前記目的達成のための本
発明のクロック補償装置は、外部クロックを受信し、前
記外部クロックと同一の位相を有する内部クロックを発
生させるため、入力された前記外部クロックを遅延させ
る第１乃至第Ｎ個のディレイ素子を備えたディレイ手段
と、前記外部クロック及び内部クロックの位相を比較
し、その位相差を示す検出信号を出力する位相検出器
と、前記位相検出器からの検出信号を受信し、前記ディ
レイ手段から出力される前記内部クロックの位相を制御
するための第１制御信号と、前記外部クロックと内部ク
ロック間の位相差が前記ディレイ手段のディレイ範囲を
外れた場合、これを制御するための第２制御信号を出力
するカウンタと、前記カウンタから出力される前記第２
制御信号を受信し、前記外部クロックと内部クロック間
の位相差が前記第１乃至第Ｎディレイ素子の遅延範囲内
に存在できるよう、前記ディレイ手段を制御するポンプ
電位を出力させる電荷ポンプを備える。
【００１８】前記外部クロックの周波数と前記内部クロ
ックの周波数は同一である。前記ディレイ手段から出力
される前記内部クロックは、前記第１乃至第Ｎ個のディ
レイ素子中で前記カウンタから出力される、前記第１制
御信号により選択される特定ディレイ素子からの出力信
号である。
【００１９】さらに、本発明の実施例は電荷ポンプから
出力されるポンプ電位を受信してノイズが除去されたポ
ンプ電位を出力するフィルタをさらに備える。
【００２０】本発明でのディレイ手段は、第１乃至第Ｎ
個のディレイ素子からそれぞれ出力されるＮ個の遅延信
号を同時に受信し、前記Ｎ個の遅延信号中の一つを内部
クロックに出力するため、前記カウンタからの前記第１
制御信号により制御されるマルチプレクサを備える。
【００２１】前述した目的及びその他の目的と本発明の
特徴及び利点は、添付図面と関連した次の詳細な説明を
介しより明らかになるはずである。
【００２２】以下、添付図面を参照して本発明の一実施
例に係るDLL 装置を詳細に説明することにする。
【００２３】図３は、本発明の一実施例に係るDLL 装置
のブロック図を示したもので、外部クロック（CLKext）
を受信して所定の信号に制御され内部クロック（CLKin
t）を発生させるディレイ素子（１０）と、前記外部ク
ロック及び内部クロックの位相及び周波数を相互比較
し、これを基に所定の信号を出力する位相検出器（２
０）と、前記位相検出器で出力される信号により動作
し、前記ディレイ素子（１０）で該当内部クロックを選
択するための信号（Q1）を出力したり、前記外部クロッ
ク（CLKext）と内部クロックの位相差が全ディレイ素子
のディレイ範囲を外れた場合、これを防止するための信
号（Pi）を電荷ポンプで出力するカウンタ（３０）と、
前記カウンタで出力される所定の信号（Pi）により動作
し外部クロック、及び内部クロックの位相差が常に全デ
ィレイ素子のディレイ範囲内に存在することができるよ
う、前記ディレイ素子内のモストランジスタゲート電位
を制御するポンプ電位を発生させる電荷ポンプ（４０）
と、前記ポンプ電位をフィルターリングして前記ディレ
イ素子でポンプ電位を出力するフィルタ（５０）で構成
される。
【００２４】図４は、前記図３に示すようにディレイ素
子に対する詳細回路図を示したもので、その構成を見れ
ば次の通りである。
【００２５】外部クロックを受信して互いに異なる遅延
時間を有する内部クロック（OUT0、OUT1、OUT2、OUT3）
を発生させる第１ディレイ素子（１１）、第２ディレイ
素子（１２）、第３ディレイ素子（１３）、第４ディレ
イ素子（１４）と、前記第１、第２、第３、第４ディレ
イ素子（１１、１２、１３、１４）の任意の端子と接地
電圧の間にそれぞれ連結されゲートでポンプ電位（Vpum
p ）が共通に印加される第１、第２、第３、第４Ｎモス
型トランジスタ（MN1 、MN2 、MN3 、MN4 ）と、前記内
部クロック（OUT0、OUT1、OUT2、OUT3）を同時に入力さ
れ、前記カウンタで出力される制御信号により選択的に
前記内部クロック（OUT0、OUT1、OUT2、OUT3）中一つを
最終的に選択するマルチプレサク（１５）で構成され
る。
【００２６】ここでは、互いに異なる遅延時間を有する
それぞれの内部クロックを発生させるディレイ素子の個
数を四つに例を挙げたものでその個数は五つになること
もあり、従って、出力される内部クロックの個数もまた
五つになり得る。
【００２７】以下では、前記図３と図４の構成を基にし
て全体的なシステムの動作関係を考察してみる。
【００２８】先ず、電荷ポンプ（４０）で出力されるポ
ンプ電位（Vpump ）は一定のレベルに存在し、第１ディ
レイ素子、第２ディレイ素子、第３ディレイ素子、第４
ディレイ素子を構成するモストランジスタのターンオン
サイズは設計段階で任意に決定される。
【００２９】例えば、ディレイタイムを2ns にすれば、
第１ディレイ素子の出力であるOUT0のディレイタイムは
2ns 、第２ディレイ素子の出力であるOUT1のディレイタ
イムは4ns 、第３ディレイ素子の出力であるOUT2のディ
レイタイムは6ns 、第４ディレイ素子の出力であるOUT3
のディレイタイムは8ns となるのである。
【００３０】従って、外部クロックがディレイ素子に入
力されると、それぞれ2ns 、4ns 、6ns 、8ns のディレ
イタイムを有する内部クロック等がマルチプレクサに同
時に入力され、このうち一つの内部クロックが最終的に
選択されるのである。
【００３１】若し、外部クロックの位相と最初に出力さ
れる内部クロックの位相差が4ns とし、内部クロックが
先立つ位相であるとすれば、内部クロックのディレイタ
イムを4ns ほどディレイさせなければならない。従っ
て、マルチプレクサを介しOUT1を選択することにより外
部クロックと内部クロックの位相を一致させることがで
きる。
【００３２】このような動作はシステム内で自動的にな
されるが、位相検出器で外部クロックの位相と最初に出
力された内部クロックの位相を相互比較し、これを介し
位相差を検出して感知された信号をカウンタに出力する
ことになる。カウンタでは感知された信号に伴いディレ
イ素子のマルチプレクサに位相差を補償するためのカウ
ンティング信号を出力し、これ等の組み合わせで第２デ
ィレイ素子の内部クロックであるOUT1を選択して最終的
に出力することになる。
【００３３】同様に、内部クロックの位相が外部クロッ
クの位相より6ns ほど先立つ場合、今度はOUT2を選択す
ることにより位相差を補償する。
【００３４】一方、内部クロックの位相が外部クロック
の位相より6ns ほど立ち後れるようになれば、内部クロ
ックのディレイタイムをそれだけ減らさなければならな
い。従って、第１ディレイ素子の内部クロックであるOU
T0を選択することによりこれを補償することになる。
【００３５】即ち、本発明では内部クロックの位相が外
部クロックの位相より先立つか立ち遅れにも拘らず、自
動的にこれをチェックして常に位相差を補償しこれを介
してLOCK状態に至るようにする。
【００３６】さらに、2ns を例に挙げれば全ディレイ範
囲が最小2ns 、最大8ns に外部クロックと内部クロック
の位相差が2ns 未満か、又は8ns を超えることになる場
合には位相検出器でこれを感知してカウンタに感知信号
を出力し、カウンタでは電荷ポンプ入力端にこれを調節
するための信号（Pi）を出力することになる。電荷ポン
プではポンプ電位のレベルを上昇又は降下させることに
より、モストランジスタのゲート電位を制御することに
なる。
【００３７】例えば、位相差が1ns の場合にはポンプ電
位を上昇させ、9ns の場合にはポンプ電位のレベルを降
下させることにより全体的なディレイ範囲を調節できる
ようにした。
【００３８】これは、DLL の動作周波数帯の範囲をより
広範囲に用いることができるようにする。
【００３９】さらに、本発明は従来のDLL 回路と比べて
それぞれの内部クロックをディジタル的に発生させ、ア
ナログ信号のポンプ電位（Vpump ）は最小限の場合に限
定されるためLocking Timeをより短縮させることができ
るようになる。
【００４０】
【発明の効果】以上で説明したように、本発明はディジ
タル的に位相差を補償した内部クロックを作り出すこと
ができるためLockに至る時間をより短縮させることがで
き、全ディレイ範囲を拡張させることができるためDLL
の動作周波数範囲帯がより広範囲となる効果がある。
【００４１】本発明は、外部クロックを利用して内部ク
ロックを用いる全種類の素子に適用することができ、特
に、外部クロックと内部クロックの周波数及び位相を一
致させるための全種類の素子に適用することができる。
【００４２】本発明の好ましい実施例は例示のためのも
のであり、当業者であれば添付の特許請求範囲に開示さ
れた本発明の思想と範囲を介し各種修正、変更、代替及
び付加が可能のはずである。
【図面の簡単な説明】
【図１】従来技術に係るDLL ブロック図である。
【図２】従来技術に係るDLL の遅延回路図である。
【図３】本発明の一実施例に係るDLL ブロック図であ
る。
【図４】本発明の一実施例に係るDLL 遅延回路図であ
る。
【符号の説明】
１０ ディレイ素子 ２０ 位相検出器 ３０ カウンタ ４０ 電荷ポンプ ５０ フィルタ １１ 第１ディレイ素子 １２ 第２ディレイ素子 １３ 第３ディレイ素子 １４ 第４ディレイ素子 １５ マルチプレクサ CLKext 外部クロック CLKint 内部クロック Vpump ポンプ電位

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックを受信し、前記外部クロッ
    クと同一位相を有する内部クロックを発生させるため、
    入力された前記外部クロックを遅延させる第１乃至第Ｎ
    個のディレイ素子を備えたディレイ手段と、 前記外部クロック及び内部クロックの位相を比べ、その
    位相差を示す検出信号を出力する位相検出器と、 前記位相検出器からの検出信号を受信し、前記ディレイ
    手段から出力される前記内部クロックの位相を制御する
    ための第１制御信号を出力するカウンタを備え、 前記外部クロックの周波数と前記内部クロックの周波数
    は同一であり、前記ディレイ手段から出力される前記内
    部クロックは、前記第１乃至第Ｎ個のディレイ素子中
    で、前記カウンタから出力される前記第１制御信号によ
    り選択される特定のディレイ素子からの出力信号である
    ことを特徴とする半導体素子のクロック補償装置。
  2. 【請求項２】 前記カウンタは、前記外部クロックと内
    部クロック間の位相差が前記ディレイ手段のディレイ範
    囲を外れた場合、これを制御するための第２制御信号を
    出力し、 前記カウンタから出力される前記第２制御信号を受信
    し、前記外部クロックと内部クロック間の位相差が前記
    第１乃至第Ｎディレイ素子の遅延範囲内に存在すること
    ができるよう、前記ディレイ手段を制御するポンプ電位
    を発生させる電荷ポンプをさらに備えることを特徴とす
    る請求項１記載の半導体素子のクロック補償装置。
  3. 【請求項３】 前記電荷ポンプから出力されるポンプ電
    位を受信し、ノイズが除去されたポンプ電位を出力する
    フィルタをさらに備えることを特徴とする請求項２記載
    の半導体素子のクロック補償装置。
  4. 【請求項４】 前記ディレイ手段は、前記第１乃至第Ｎ
    個のディレイ素子からそれぞれ出力されるＮ個の遅延信
    号を同時に受信し、前記Ｎ個の遅延信号中の一つを内部
    クロックに出力するため、前記カウンタからの前記第１
    制御信号により制御されるマルチプレクサを備えること
    を特徴とする請求項１乃至３項中のいずれか１項記載の
    半導体素子のクロック補償装置。
  5. 【請求項５】 外部クロックを受信して前記外部クロッ
    クと同一位相を有する内部クロックを発生させるため、
    入力された前記外部クロックを遅延させる第１乃至第Ｎ
    個のディレイ素子を備えたディレイ手段と、 前記外部クロック及び内部クロックの位相を比較し、そ
    の位相差を示す検出信号を出力する位相検出器と、 前記位相検出器からの検出信号を受信し、前記ディレイ
    手段から出力される前記内部クロックの位相を制御する
    ための第１制御信号と、前記外部クロックと内部クロッ
    ク間の位相差が前記ディレイ手段のディレイ範囲を外れ
    た場合、これを制御するための第２制御信号を出力する
    カウンタと、 前記カウンタから出力される前記第２制御信号を受信
    し、前記外部クロックと内部クロック間の位相差が、前
    記第１乃至第Ｎディレイ素子の遅延範囲内に存在し得る
    よう前記ディレイ手段を制御するポンプ電位を出力させ
    る電荷ポンプを備え、 前記外部クロックの周波数と前記内部クロックの周波数
    は同一であり、前記ディレイ手段から出力される前記内
    部クロックは、前記第１乃至第Ｎ個のディレイ素子中で
    前記カウンタから出力される前記第１制御信号により選
    択される特定のディレイ素子からの出力信号であること
    を特徴とする半導体素子のクロック補償装置。
  6. 【請求項６】 前記電荷ポンプから出力されるポンプ電
    位を受信し、ノイズが除去されたポンプ電位を出力する
    フィルタをさらに備えることを特徴とする請求項５記載
    の半導体素子のクロック補償装置。
  7. 【請求項７】 前記ディレイ手段は、前記第１乃至第Ｎ
    個のディレイ素子からそれぞれ出力されるＮ個の遅延信
    号を同時に受信し、前記Ｎ個の遅延信号中の一つを内部
    クロックに出力するため、前記カウンタからの前記第１
    制御信号により制御されるマルチプレクサを備えること
    を特徴とする請求項５又は６項記載の半導体素子のクロ
    ック補償装置。
JP10343634A 1997-11-21 1998-11-18 半導体素子のクロック補償装置 Pending JPH11316620A (ja)

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KR62077/1997 1997-11-21
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177778A (ja) * 2008-01-25 2009-08-06 Elpida Memory Inc Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法

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