JPH04364618A - 光交換マトリックス - Google Patents
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- JPH04364618A JPH04364618A JP4014326A JP1432692A JPH04364618A JP H04364618 A JPH04364618 A JP H04364618A JP 4014326 A JP4014326 A JP 4014326A JP 1432692 A JP1432692 A JP 1432692A JP H04364618 A JPH04364618 A JP H04364618A
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Optical Communication System (AREA)
- Mechanical Light Control Or Optical Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多段交換ネットワークを
提供するための光交換マトリックスに係る。本発明の光
交換マトリックスは、非同期時分割多重化された固定長
のセル形態のデータを光ファイバ上で交換するために、
２地点間及び１地点対多地点間接続を実現する。
提供するための光交換マトリックスに係る。本発明の光
交換マトリックスは、非同期時分割多重化された固定長
のセル形態のデータを光ファイバ上で交換するために、
２地点間及び１地点対多地点間接続を実現する。
【０００２】
【従来の技術及び発明が解決しようとする課題】論文：
ＡＴＭ ｐｈｏｔｏｎｉｃ ｓｗｉｔｃｈｉｎｇ
ｎｅｔｗｏｒｋ，．ｒｅｆｅｒｅｎｃｅ １４Ｂ２
ｏｆ ＴＯＰＩＣＡＬ ＭＥＥＴＩＮＧ Ｏ
ＮＰＨＯＴＯＮＩＣ ＳＷＩＴＣＨＩＮＧ， ＫＯ
ＢＥ， ＪＡＰＡＮ， Ａｐｒｉｌ １２−１４
１９９０は、マトリックスのｎ個の入力の各々に配
置されており、セルのヘッダに含まれる仮想回線ラベル
を読み出すことにより該入力に到着するセルを認識し、
マトリックスの１つの出力を表す波長に各セルの波長を
変換するための入力インタフェースモジュールと、各々
分割器及びフィルタから構成され、波長に応じてマトリ
ックスの出力にセルを分配するためのセルセレクタと、
同一出力に向けられ且つ該出力へのアクセスのために競
合し得るセルを格納するために各出力に設けられた光バ
ッファとを備える光交換マトリックスを記載している。
ＡＴＭ ｐｈｏｔｏｎｉｃ ｓｗｉｔｃｈｉｎｇ
ｎｅｔｗｏｒｋ，．ｒｅｆｅｒｅｎｃｅ １４Ｂ２
ｏｆ ＴＯＰＩＣＡＬ ＭＥＥＴＩＮＧ Ｏ
ＮＰＨＯＴＯＮＩＣ ＳＷＩＴＣＨＩＮＧ， ＫＯ
ＢＥ， ＪＡＰＡＮ， Ａｐｒｉｌ １２−１４
１９９０は、マトリックスのｎ個の入力の各々に配
置されており、セルのヘッダに含まれる仮想回線ラベル
を読み出すことにより該入力に到着するセルを認識し、
マトリックスの１つの出力を表す波長に各セルの波長を
変換するための入力インタフェースモジュールと、各々
分割器及びフィルタから構成され、波長に応じてマトリ
ックスの出力にセルを分配するためのセルセレクタと、
同一出力に向けられ且つ該出力へのアクセスのために競
合し得るセルを格納するために各出力に設けられた光バ
ッファとを備える光交換マトリックスを記載している。
【０００３】この既知の型の交換マトリックスの欠点は
、各マトリックス出力毎に光ファイバを必要とするとい
う点にある。これらのバッファの各々は、１つのセルに
等しい容量を有しており且つ光遅延ラインの形態であり
得るｎ個の光メモリと、ｎ×ｍスペクトル分割スイッチ
とを含む。
、各マトリックス出力毎に光ファイバを必要とするとい
う点にある。これらのバッファの各々は、１つのセルに
等しい容量を有しており且つ光遅延ラインの形態であり
得るｎ個の光メモリと、ｎ×ｍスペクトル分割スイッチ
とを含む。
【０００４】このｎ×ｍスイッチは、セル毎に各セルの
波長を変換するための波長コンバータと、結合器と、分
割器と、光メモリの１つに各セルを経路選択するように
同調可能なフィルタとを含む。光メモリは直列に接続さ
れているので、１セル周期の０〜ｍ倍の遅延を導入する
ことができる。
波長を変換するための波長コンバータと、結合器と、分
割器と、光メモリの１つに各セルを経路選択するように
同調可能なフィルタとを含む。光メモリは直列に接続さ
れているので、１セル周期の０〜ｍ倍の遅延を導入する
ことができる。
【０００５】この既知の型のマトリックスの欠点は、各
マトリックス出力毎にバッファが必要であり、コンポー
ネントの数、従って製造コストが増加するという点にあ
る。
マトリックス出力毎にバッファが必要であり、コンポー
ネントの数、従って製造コストが増加するという点にあ
る。
【０００６】本発明の目的は、この既知の型のマトリッ
クスよりも低コストでありながら、本発明の複数のモジ
ュールを組み合わせることにより多段交換ネットワーク
を実現することができ且つ１地点対多地点間及び２地点
間接続の両方に適合するような単純な光交換マトリック
スを提案することである。
クスよりも低コストでありながら、本発明の複数のモジ
ュールを組み合わせることにより多段交換ネットワーク
を実現することができ且つ１地点対多地点間及び２地点
間接続の両方に適合するような単純な光交換マトリック
スを提案することである。
【０００７】
【課題を解決するための手段】本発明は、非同期時分割
多重化された固定長のセル形態のデータを光ファイバ上
で交換するためにｎ個の入力とｎ個の出力とを有する光
交換マトリックスに係り、該マトリックスは、マトリッ
クスの入力に加えられる各セルに波長を割り当てるよう
にマトリックスの夫々の入力に配置された複数の波長コ
ンバータと、マトリックスの全出力に共通であり、０〜
ｋ．Ｔｃ（ｋは整数でありＴｃは１セル周期である）の
間で選択可能な期間各セルを格納するための光バッファ
と、所与の波長を有するセルのみを所与の出力に向かっ
て通過させるためのフィルタをマトリックスの各出力毎
に含む空間経路選択段と、該セルがアドレスされるマト
リックスの出力を各セル毎に指示する経路選択情報に応
じてコンバータ及びバッファを制御し、同一出力に向か
ってスイッチングされるべき２つのセルの間の競合を避
けるように、各出力に待ち行列を構成するように各セル
がバッファに格納される期間を選択するための制御手段
とを含んでおり、該バッファは、遅延０，．．．，ｋ．
Ｔｃを夫々導入し且つ空間経路選択段の入力に接続され
た出力を有する（ｋ＋１）個の遅延ラインと、遅延ライ
ンの入力に接続された出力とｎ個の入力とを各々有する
（ｋ＋１）個の結合器と、バッファの入力を構成する入
力と（ｋ＋１）個の出力を各々有するｎ個の分割器と、
ｎ個の分割器の１つの出力を（ｋ＋１）個の結合器の１
つの入力に各々接続し且つ各分割器が一度に単一の結合
器に接続されるように制御手段により制御される（ｋ＋
１）．ｎ個の光ゲートとを含む。
多重化された固定長のセル形態のデータを光ファイバ上
で交換するためにｎ個の入力とｎ個の出力とを有する光
交換マトリックスに係り、該マトリックスは、マトリッ
クスの入力に加えられる各セルに波長を割り当てるよう
にマトリックスの夫々の入力に配置された複数の波長コ
ンバータと、マトリックスの全出力に共通であり、０〜
ｋ．Ｔｃ（ｋは整数でありＴｃは１セル周期である）の
間で選択可能な期間各セルを格納するための光バッファ
と、所与の波長を有するセルのみを所与の出力に向かっ
て通過させるためのフィルタをマトリックスの各出力毎
に含む空間経路選択段と、該セルがアドレスされるマト
リックスの出力を各セル毎に指示する経路選択情報に応
じてコンバータ及びバッファを制御し、同一出力に向か
ってスイッチングされるべき２つのセルの間の競合を避
けるように、各出力に待ち行列を構成するように各セル
がバッファに格納される期間を選択するための制御手段
とを含んでおり、該バッファは、遅延０，．．．，ｋ．
Ｔｃを夫々導入し且つ空間経路選択段の入力に接続され
た出力を有する（ｋ＋１）個の遅延ラインと、遅延ライ
ンの入力に接続された出力とｎ個の入力とを各々有する
（ｋ＋１）個の結合器と、バッファの入力を構成する入
力と（ｋ＋１）個の出力を各々有するｎ個の分割器と、
ｎ個の分割器の１つの出力を（ｋ＋１）個の結合器の１
つの入力に各々接続し且つ各分割器が一度に単一の結合
器に接続されるように制御手段により制御される（ｋ＋
１）．ｎ個の光ゲートとを含む。
【０００８】この交換マトリックスは、どの出力に向け
るかに関係なく全セルを格納するためにただ１つのバッ
ファしか含まない。従って、既知の型の交換マトリック
スよりも単純であり、低コストである。
るかに関係なく全セルを格納するためにただ１つのバッ
ファしか含まない。従って、既知の型の交換マトリック
スよりも単純であり、低コストである。
【０００９】
【実施例】以下、添付図面により本発明の実施例を説明
する。
する。
【００１０】図１は、例えば３段を含み得る交換ネット
ワークの第１段の一部を例示する。図示部分は交換ネッ
トワークの入力に配置され、非同期時分割マルチプレク
スＭＴ１，．．．，ＭＴ８に接続された装置５０と、入
出力マルチプレクスＥＳ１，．．．，ＥＳ８を介して装
置５０に接続され、入出力マルチプレクスＥＳ’１，．
．．，ＥＳ’８を介して交換ネットワークの別の段（図
示せず）に接続された交換マルチプレクス５１と、マト
リックス１に連合する制御装置５２とを含む。
ワークの第１段の一部を例示する。図示部分は交換ネッ
トワークの入力に配置され、非同期時分割マルチプレク
スＭＴ１，．．．，ＭＴ８に接続された装置５０と、入
出力マルチプレクスＥＳ１，．．．，ＥＳ８を介して装
置５０に接続され、入出力マルチプレクスＥＳ’１，．
．．，ＥＳ’８を介して交換ネットワークの別の段（図
示せず）に接続された交換マルチプレクス５１と、マト
リックス１に連合する制御装置５２とを含む。
【００１１】実際に、マトリックス５１はマトリックス
の行に対応する１６個の入力とマトリックスの列に対応
する１６個の出力とを有するマトリックス１８０から構
成される。従って、マトリックス５１の各入出力ＥＳ１
，．．．，ＥＳ８は、マトリックス１８０の１６個の入
力ｅ１，．．．，ｅ１６の１つ及びマトリックス１８０
の１６個の出力ｓ１，．．．，ｓ１６の１つに夫々接続
された別個の入力及び出力から構成される。
の行に対応する１６個の入力とマトリックスの列に対応
する１６個の出力とを有するマトリックス１８０から構
成される。従って、マトリックス５１の各入出力ＥＳ１
，．．．，ＥＳ８は、マトリックス１８０の１６個の入
力ｅ１，．．．，ｅ１６の１つ及びマトリックス１８０
の１６個の出力ｓ１，．．．，ｓ１６の１つに夫々接続
された別個の入力及び出力から構成される。
【００１２】マトリックス５１は更に、各セルから４ル
ーティング（経路選択）ビットをサンプリングし、制御
装置５２に供給できるように１６個の３ポートカプラと
１６個の遅延ラインとを含む。例えば入出力ＥＳ１は、
ルーティングビットを解読するために装置５２に必要な
処理時間に等しい遅延を導入する遅延ライン１６７と直
列に配置されたカプラ１６６によりマトリックスの入力
ｅ１に接続されている。入出力ＥＳ１も更にマトリック
ス１８０の出力ｓ１に直接接続されている。カプラ１６
６の１つのポートは後述するブロック図に示される制御
装置５２の入力に接続されている。
ーティング（経路選択）ビットをサンプリングし、制御
装置５２に供給できるように１６個の３ポートカプラと
１６個の遅延ラインとを含む。例えば入出力ＥＳ１は、
ルーティングビットを解読するために装置５２に必要な
処理時間に等しい遅延を導入する遅延ライン１６７と直
列に配置されたカプラ１６６によりマトリックスの入力
ｅ１に接続されている。入出力ＥＳ１も更にマトリック
ス１８０の出力ｓ１に直接接続されている。カプラ１６
６の１つのポートは後述するブロック図に示される制御
装置５２の入力に接続されている。
【００１３】装置５０は８対の３ポートカプラ（例えば
１６０，１６１）と、８対の遅延ライン（例えば１６２
，１６３）と、電気制御入力を有する８対の３ポートカ
プラ（例えば１６４，１６５）とを含む。各２方向マル
チプレクスＭＴ１，．．．，ＭＴ８は２個の１方向チャ
ネルにより装置５０に移送されるので、この装置のコン
ポーネントは２倍になる。
１６０，１６１）と、８対の遅延ライン（例えば１６２
，１６３）と、電気制御入力を有する８対の３ポートカ
プラ（例えば１６４，１６５）とを含む。各２方向マル
チプレクスＭＴ１，．．．，ＭＴ８は２個の１方向チャ
ネルにより装置５０に移送されるので、この装置のコン
ポーネントは２倍になる。
【００１４】装置５０は更に、マイクロプロセッサ１７
０と、入出力インタフェース１７１と、翻訳メモリ１７
２と、信号メモリ１７３と、ポリスメモリ１７５と、以
上の全コンポーネントを相互に接続するバス１７４とを
含む。
０と、入出力インタフェース１７１と、翻訳メモリ１７
２と、信号メモリ１７３と、ポリスメモリ１７５と、以
上の全コンポーネントを相互に接続するバス１７４とを
含む。
【００１５】加入者端末から集信装置（図示せず）を介
して到着するセルは、カプラ１６０、遅延ライン１６２
、カプラ１６４を順次通過する。カプラ１６０は受動カ
プラであり、その第３のポートは各セルの５ヘッダバイ
トを送信するためにインタフェース１７１の入力に接続
されている。遅延ライン１６２は、マイクロプロセッサ
１７０がこのヘッダを処理するために必要な時間に等し
い遅延を導入する。
して到着するセルは、カプラ１６０、遅延ライン１６２
、カプラ１６４を順次通過する。カプラ１６０は受動カ
プラであり、その第３のポートは各セルの５ヘッダバイ
トを送信するためにインタフェース１７１の入力に接続
されている。遅延ライン１６２は、マイクロプロセッサ
１７０がこのヘッダを処理するために必要な時間に等し
い遅延を導入する。
【００１６】マイクロプロセッサ１７０は、エラー検出
語を再計算し、ヘッダに含まれるエラー検出語と比較す
ることによりこのヘッダをチェックし、新しいラベル値
を供給するメモリ１７２に問い合わせることにより仮想
回線ラベルを翻訳し、既存のヘッダにルーティングラベ
ルを付加し、新しい仮想回線ラベルを考慮するために新
しいエラー検出語を計算し、従来のポリス機能を実施す
る。カプラ１６４は、３ルーティングラベルバイトを前
置することによりセルに新しいヘッダを挿入することが
可能な能動カプラである。このために、カプラ１６４は
インタフェース１７１の光出力に接続された第３のポー
トと、電気イネーブル信号を供給するインターフェース
１７１の出力に接続された電気制御入力とを有する。カ
プラ１６４は更に空セルの代わりに信号又はメンテナン
スセルを送信するために使用される。
語を再計算し、ヘッダに含まれるエラー検出語と比較す
ることによりこのヘッダをチェックし、新しいラベル値
を供給するメモリ１７２に問い合わせることにより仮想
回線ラベルを翻訳し、既存のヘッダにルーティングラベ
ルを付加し、新しい仮想回線ラベルを考慮するために新
しいエラー検出語を計算し、従来のポリス機能を実施す
る。カプラ１６４は、３ルーティングラベルバイトを前
置することによりセルに新しいヘッダを挿入することが
可能な能動カプラである。このために、カプラ１６４は
インタフェース１７１の光出力に接続された第３のポー
トと、電気イネーブル信号を供給するインターフェース
１７１の出力に接続された電気制御入力とを有する。カ
プラ１６４は更に空セルの代わりに信号又はメンテナン
スセルを送信するために使用される。
【００１７】信号メモリ１７３は交換ネットワーク５の
入出信号セル、例えば通信ネットワークの制御システム
の入出信号セルを格納する。
入出信号セル、例えば通信ネットワークの制御システム
の入出信号セルを格納する。
【００１８】図２は交換マトリックス１８０及びこれに
連合する制御装置５２のより詳細なブロック図である。 装置５２はマイクロプロセッサ２００と、入出力インタ
ーフェース２０１と、ルーティングメモリ２０２と、ポ
インタメモリ２０３と、信号メモリ２０５と、これらの
全コンポーネントを相互接続するバス２０４とを含む。
連合する制御装置５２のより詳細なブロック図である。 装置５２はマイクロプロセッサ２００と、入出力インタ
ーフェース２０１と、ルーティングメモリ２０２と、ポ
インタメモリ２０３と、信号メモリ２０５と、これらの
全コンポーネントを相互接続するバス２０４とを含む。
【００１９】交換マトリックス１８０は１６個の波長コ
ンバータ１８３，．．．，１８４と、バッファ１８１と
、スペース交換装置１８２とを含む。コンバータ１８３
，．．．，１８４はマトリックス１８０の１６個の入力
ｅ１，．．．，ｅ１６に夫々接続された１６個の入力と
、バッファ１８１の１６個の入力に夫々接続された１６
個の出力と、制御装置５２のインタフェース２０１の出
力に夫々接続された１６個の電気制御入力とを含む。
ンバータ１８３，．．．，１８４と、バッファ１８１と
、スペース交換装置１８２とを含む。コンバータ１８３
，．．．，１８４はマトリックス１８０の１６個の入力
ｅ１，．．．，ｅ１６に夫々接続された１６個の入力と
、バッファ１８１の１６個の入力に夫々接続された１６
個の出力と、制御装置５２のインタフェース２０１の出
力に夫々接続された１６個の電気制御入力とを含む。
【００２０】装置１８２はマトリックス１８０の１６個
の入力ｅ１，．．．，ｅ１６の１つで受信された各セル
をマトリックス１８０の１６個の入力ｓ１，．．．，ｓ
１６の１つに転送するためにスペース交換を実施する。
の入力ｅ１，．．．，ｅ１６の１つで受信された各セル
をマトリックス１８０の１６個の入力ｓ１，．．．，ｓ
１６の１つに転送するためにスペース交換を実施する。
【００２１】バッファ１８１の機能は、コンテンション
の問題、即ち同時に到着し、マトリックス１８０の同一
出力に向けられる２つのセル間の競合の問題を解決する
ために、セルを装置１８２に転送する前に遅延させるこ
とである。１６個の出力ｓ１，．．．，ｓ１６の任意の
ものに向けられるセルを１６個のＦＩＦＯ型の待ち行列
で遅延させることができなければならない。交換マトリ
ックス１８０において、セルはコンバータ１８３〜１８
４により異なる１６色を割り当てられ、セルの色はこれ
らの全出力に共通な１組の遅延ラインにセルを格納しな
がら１６個の出力に夫々対応する１６個の待ち行列を区
別することができる。これらの待ち行列はポインタメモ
リ２０３に格納されたポインタを使用してマイクロプロ
セッサ２００により管理される。
の問題、即ち同時に到着し、マトリックス１８０の同一
出力に向けられる２つのセル間の競合の問題を解決する
ために、セルを装置１８２に転送する前に遅延させるこ
とである。１６個の出力ｓ１，．．．，ｓ１６の任意の
ものに向けられるセルを１６個のＦＩＦＯ型の待ち行列
で遅延させることができなければならない。交換マトリ
ックス１８０において、セルはコンバータ１８３〜１８
４により異なる１６色を割り当てられ、セルの色はこれ
らの全出力に共通な１組の遅延ラインにセルを格納しな
がら１６個の出力に夫々対応する１６個の待ち行列を区
別することができる。これらの待ち行列はポインタメモ
リ２０３に格納されたポインタを使用してマイクロプロ
セッサ２００により管理される。
【００２２】各ポインタの値は０〜ｋ−１である（ｋは
バッファ１８１に含まれる遅延ラインの数である）。こ
の例ではｋ＝１６である。所与の待ち行列に格納すべき
次のセルは、この待ち行列のポインタがｑに等しく且つ
ｑがｋ−１よりも小さいならば、ランクｑ＋１の遅延ラ
インに書き込まれる。ｑ＝ｋ−１であるならば、待ち行
列は飽和し、このセルはバッファ１８１に書き込むこと
ができないので失われる。
バッファ１８１に含まれる遅延ラインの数である）。こ
の例ではｋ＝１６である。所与の待ち行列に格納すべき
次のセルは、この待ち行列のポインタがｑに等しく且つ
ｑがｋ−１よりも小さいならば、ランクｑ＋１の遅延ラ
インに書き込まれる。ｑ＝ｋ−１であるならば、待ち行
列は飽和し、このセルはバッファ１８１に書き込むこと
ができないので失われる。
【００２３】コンバータ１８３，．．．，１８４は、装
置５２がルーティングラベルから抽出する４ビットに基
づいてインタフェース２０１を介してマイクロプロセッ
サ２００により電気的に制御され、これらの４ビットは
セルがアドレスされる出力の数を指示する。セルに割り
当てられる色はマトリックス１８０のこの出力に対応す
る。
置５２がルーティングラベルから抽出する４ビットに基
づいてインタフェース２０１を介してマイクロプロセッ
サ２００により電気的に制御され、これらの４ビットは
セルがアドレスされる出力の数を指示する。セルに割り
当てられる色はマトリックス１８０のこの出力に対応す
る。
【００２４】ルーティングメモリ２０２は、各セルがア
ドレスされる出力に従って各セルに色を割り当てるため
のコンバータ１８３，．．．，１８４の制御パラメータ
と、各セルが２地点間接続に属するか又は１地点対多地
点間接続に属するかを示す各セルのインジケータとを格
納しており、１地点対多地点間接続の場合、ルーティン
グメモリ２０２は装置１８２の出力に複数のフィルタを
同調するためのパラメータを供給する。
ドレスされる出力に従って各セルに色を割り当てるため
のコンバータ１８３，．．．，１８４の制御パラメータ
と、各セルが２地点間接続に属するか又は１地点対多地
点間接続に属するかを示す各セルのインジケータとを格
納しており、１地点対多地点間接続の場合、ルーティン
グメモリ２０２は装置１８２の出力に複数のフィルタを
同調するためのパラメータを供給する。
【００２５】バッファ１８１は１６個の分割器１８５，
．．．，１８６と、２７２個の光ゲートＰ１，．．．，
Ｐ２７２と、１６個の結合器１８７，．．．，１８８と
、０，Ｔｃ，２．Ｔｃ，３．Ｔｃ，．．．，１５．Ｔｃ
（Ｔｃはセル周期である）に夫々等しい遅延を導入する
１６個の遅延ライン１８９，．．．，１９０とを含む。 これらの遅延ラインはセルの色から独立して任意のセル
を０〜１５．Ｔｃの量だけ遅延させることができる。分
割器１８５，．．．，１８６は、バッファ１８１の１６
個の入力の１つを夫々構成する入力と、２７２個の光ゲ
ートＰ１，．．．，Ｐ２７２の１つに夫々接続された１
７個の出力とを各々有する。
．．．，１８６と、２７２個の光ゲートＰ１，．．．，
Ｐ２７２と、１６個の結合器１８７，．．．，１８８と
、０，Ｔｃ，２．Ｔｃ，３．Ｔｃ，．．．，１５．Ｔｃ
（Ｔｃはセル周期である）に夫々等しい遅延を導入する
１６個の遅延ライン１８９，．．．，１９０とを含む。 これらの遅延ラインはセルの色から独立して任意のセル
を０〜１５．Ｔｃの量だけ遅延させることができる。分
割器１８５，．．．，１８６は、バッファ１８１の１６
個の入力の１つを夫々構成する入力と、２７２個の光ゲ
ートＰ１，．．．，Ｐ２７２の１つに夫々接続された１
７個の出力とを各々有する。
【００２６】各分割器の１７個の出力のうち、１６個は
これらのゲートを介して１６個の結合器１８７，．．．
，１８８の１つの夫々の入力に接続されており、１７番
目の出力はゲートを介して制御装置５２の入出力インタ
フェース２０１の入力に接続されている。インタフェー
ス２０１のこの入力は光電変換装置（図示せず）を備え
ており、マイクロプロセッサ２００に信号セルの内容を
受信させることができる。従って、結合器１８７，．．
．，１８８の各々の各入力は、ゲートＰ１，．．．，Ｐ
２７２の１つを介して分割器１８５，．．．，１８６の
１つの入力に接続されている。従って、マトリックス１
８０の１６個の入力の任意の１つに到着する任意のセル
は、インタフェース２０１を介してマイクロプロセッサ
２００により相互に独立して制御されるゲートＰ１，．
．．，Ｐ２７２の１つを開くことにより１６個の結合器
１８７，．．．，１８８の任意の１個を通過することが
できる。
これらのゲートを介して１６個の結合器１８７，．．．
，１８８の１つの夫々の入力に接続されており、１７番
目の出力はゲートを介して制御装置５２の入出力インタ
フェース２０１の入力に接続されている。インタフェー
ス２０１のこの入力は光電変換装置（図示せず）を備え
ており、マイクロプロセッサ２００に信号セルの内容を
受信させることができる。従って、結合器１８７，．．
．，１８８の各々の各入力は、ゲートＰ１，．．．，Ｐ
２７２の１つを介して分割器１８５，．．．，１８６の
１つの入力に接続されている。従って、マトリックス１
８０の１６個の入力の任意の１つに到着する任意のセル
は、インタフェース２０１を介してマイクロプロセッサ
２００により相互に独立して制御されるゲートＰ１，．
．．，Ｐ２７２の１つを開くことにより１６個の結合器
１８７，．．．，１８８の任意の１個を通過することが
できる。
【００２７】各結合器１８７，．．．，１８８は遅延ラ
イン１８９，．．．，１９０の１つに接続された出力を
有する。従って、制御装置５２はメモリ２０３に含まれ
るポインタに応じてマトリックス１８０の１６個の入力
の１つに到着するセルの各々を０〜１５．Ｔｃの量だけ
遅延させることを決定し、こうして１６個の出力の各々
に向けられるセルの流れを監視し、各セルに割り当てら
れる遅延を決定することができる。バッファ１８１はメ
モリ１８０の１６個の出力に対応する１６個のＦＩＦＯ
待ち行列として動作する。
イン１８９，．．．，１９０の１つに接続された出力を
有する。従って、制御装置５２はメモリ２０３に含まれ
るポインタに応じてマトリックス１８０の１６個の入力
の１つに到着するセルの各々を０〜１５．Ｔｃの量だけ
遅延させることを決定し、こうして１６個の出力の各々
に向けられるセルの流れを監視し、各セルに割り当てら
れる遅延を決定することができる。バッファ１８１はメ
モリ１８０の１６個の出力に対応する１６個のＦＩＦＯ
待ち行列として動作する。
【００２８】各待ち行列に格納可能なセルの数は、遅延
ライン１８９，．．．，１９０の数ｋにより決定される
。この例では、この数は１６である。論文”Ｂｕｆｆｅ
ｒＳｉｚｉｎｇ．ｉｎ ａｎ ＡＴＭ Ｓｗｉｔ
ｃｈ ｆｏｒ ｂｏｔｈＡＴＭａｎｄ ＳＴＭ
ｔｒａｆｆｉｃｓ”， Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｊｏｕｒｎａｌ ｏｆ Ｄｉｇｉｔａｌ
ａｎｄ Ａｎａｌｏｇ ＣａｂｌｅｄＳｙｓｔｅｍ
ｓ， ｖｏｌ ２， ２４７−２５２（１９８９
）は、出力当たり１６セルの容量を有する出力バッファ
により１０−１０に等しいセル損失率が得られることを
示している。遅延ライン１８９，．．．，１９０の数ｋ
を選択することにより所与の損失値を得ることができる
。
ライン１８９，．．．，１９０の数ｋにより決定される
。この例では、この数は１６である。論文”Ｂｕｆｆｅ
ｒＳｉｚｉｎｇ．ｉｎ ａｎ ＡＴＭ Ｓｗｉｔ
ｃｈ ｆｏｒ ｂｏｔｈＡＴＭａｎｄ ＳＴＭ
ｔｒａｆｆｉｃｓ”， Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｊｏｕｒｎａｌ ｏｆ Ｄｉｇｉｔａｌ
ａｎｄ Ａｎａｌｏｇ ＣａｂｌｅｄＳｙｓｔｅｍ
ｓ， ｖｏｌ ２， ２４７−２５２（１９８９
）は、出力当たり１６セルの容量を有する出力バッファ
により１０−１０に等しいセル損失率が得られることを
示している。遅延ライン１８９，．．．，１９０の数ｋ
を選択することにより所与の損失値を得ることができる
。
【００２９】この実施例によると、交換ネットワークの
マトリックスは更に集信装置に向けられるセルの順序を
変更することができ、元の順位は２ルーティングビット
により指示される。元の順位を再現するためには、セル
をこの順序でバッファ１８１の内側で読み出さなければ
ならない。各出力マルチプレクスの待ち行列は、１、２
、３、４番目のセルを夫々格納するように構成された４
個の独立した「サブキュー」として、マイクロプロセッ
サ２００、ルーティングメモリ２０２及びポインタメモ
リ２０３により管理される。
マトリックスは更に集信装置に向けられるセルの順序を
変更することができ、元の順位は２ルーティングビット
により指示される。元の順位を再現するためには、セル
をこの順序でバッファ１８１の内側で読み出さなければ
ならない。各出力マルチプレクスの待ち行列は、１、２
、３、４番目のセルを夫々格納するように構成された４
個の独立した「サブキュー」として、マイクロプロセッ
サ２００、ルーティングメモリ２０２及びポインタメモ
リ２０３により管理される。
【００３０】マトリックス１８１の入力に例えばＣ２，
Ｃ１，Ｃ４，Ｃ３の順序で到着した４個のセルをマトリ
ックス１８１の所与の出力からＣ１，Ｃ２，Ｃ３，Ｃ４
の順序で送信する場合の待ち行列について考察する。セ
ルＣ２は２番目のサブキューに書き込まれ、セルＣ１は
最初のサブキューに書き込まれ、セルＣ４は４番目のサ
ブキューに書き込まれ、セルＣ３は３番目のサブキュー
に書き込まれる。書き込みサブキューは、各セルの順位
を指示する２ルーティングビットにより所与の出力に対
応する待ち行列の４個のサブキューから選択される。読
み出しサブキューは第１、第２、第３、第４番目等、周
期的に選択される。
Ｃ１，Ｃ４，Ｃ３の順序で到着した４個のセルをマトリ
ックス１８１の所与の出力からＣ１，Ｃ２，Ｃ３，Ｃ４
の順序で送信する場合の待ち行列について考察する。セ
ルＣ２は２番目のサブキューに書き込まれ、セルＣ１は
最初のサブキューに書き込まれ、セルＣ４は４番目のサ
ブキューに書き込まれ、セルＣ３は３番目のサブキュー
に書き込まれる。書き込みサブキューは、各セルの順位
を指示する２ルーティングビットにより所与の出力に対
応する待ち行列の４個のサブキューから選択される。読
み出しサブキューは第１、第２、第３、第４番目等、周
期的に選択される。
【００３１】スペース交換装置１８２は、１６個の遅延
ライン１８９，．．．，１９０の出力により形成される
バッファ１８１の１６個の出力に夫々接続された１６個
の入力を有する結合器１９１と、結合器１９１の出力に
より供給される光信号を増幅する光増幅器１９２と、増
幅器１９２に接続された入力と１６個の出力とを有する
分割器１９３と、分割器１９３の夫々の出力に接続され
た入力と、インタフェース２０１の出力に接続され且つ
１６色から１色を選択する電気制御入力と、交換マトリ
ックス１８０の１６個の出力ｓ１，．．．，ｓ１６の１
つを構成する出力とを有する１６個のフィルタ１９４，
．．．，１９５とを含む。
ライン１８９，．．．，１９０の出力により形成される
バッファ１８１の１６個の出力に夫々接続された１６個
の入力を有する結合器１９１と、結合器１９１の出力に
より供給される光信号を増幅する光増幅器１９２と、増
幅器１９２に接続された入力と１６個の出力とを有する
分割器１９３と、分割器１９３の夫々の出力に接続され
た入力と、インタフェース２０１の出力に接続され且つ
１６色から１色を選択する電気制御入力と、交換マトリ
ックス１８０の１６個の出力ｓ１，．．．，ｓ１６の１
つを構成する出力とを有する１６個のフィルタ１９４，
．．．，１９５とを含む。
【００３２】結合器１９１、増幅器１９２及び分割器１
９３はバッファ１８１から送信される全セルを１６個の
フィルタ１９４，．．．，１９５に送ることができる。 各フィルタは各セル周期毎に制御装置５２により供給さ
れる電気制御信号により選択された色のみを通過させる
。フィルタは、セルを１地点から他の１地点に送るため
に異なる１色を通過させるように制御される。場合によ
り、例えばメッセージを複数の宛て先に同時に分配する
場合、これらのフィルタは同一セルの複数の宛て先に対
応する複数のフィルタで同一の色を通過させるように制
御され得る。
９３はバッファ１８１から送信される全セルを１６個の
フィルタ１９４，．．．，１９５に送ることができる。 各フィルタは各セル周期毎に制御装置５２により供給さ
れる電気制御信号により選択された色のみを通過させる
。フィルタは、セルを１地点から他の１地点に送るため
に異なる１色を通過させるように制御される。場合によ
り、例えばメッセージを複数の宛て先に同時に分配する
場合、これらのフィルタは同一セルの複数の宛て先に対
応する複数のフィルタで同一の色を通過させるように制
御され得る。
【図１】複数の本発明の交換マトリックスを含む交換ネ
ットワークの一部のブロック図である。
ットワークの一部のブロック図である。
【図２】この交換ネットワークに含まれる交換マトリッ
クスの１つのブロック図である。
クスの１つのブロック図である。
５２ 制御手段
１８０ マトリックス
１８１ 光バッファ
１８２ 空間経路選択段
１８３，１８４ 波長コンバータ
１８５，１８６ 分割器
１８７，１８８ 結合器
１８９，１９０ 遅延ライン
１９４，１９５ フィルタ
Ｐ１，Ｐ２７２ 光ファイバ
Claims (2)
- 【請求項１】 非同期時分割多重化された固定長のセ
ルの形態のデータを光ファイバ上で交換するためにｎ個
の入力とｎ個の出力とを有する光交換マトリックスであ
って、マトリックスの入力に加えられる各セルに波長を
割り当てるようにマトリックスの夫々の入力に配置され
た複数の波長コンバータと、マトリックスの全ての出力
に共通であり、０とｋ．Ｔｃ（ｋは整数でありＴｃはセ
ルの持続期間である）との間で選択可能な期間各セルを
格納するための光バッファと、所与の波長を有するセル
のみを所与の出力に向かって通過させるためのフィルタ
をマトリックスの各出力毎に含む空間経路選択段と、前
記セルがアドレスされるマトリックスの出力を各セル毎
に指示する経路選択情報に応じてコンバータ及びバッフ
ァを制御し、同一出力に向かってスイッチングされるべ
き２つのセルの間の競合を避けるために、各出力毎に待
ち行列を構成するように各セルがバッファに格納される
期間を選択するための制御手段とを含んでおり、該バッ
ファが、遅延０，．．．，ｋ．Ｔｃを夫々導入し且つ空
間経路選択段の入力に接続された出力を有する（ｋ＋１
）個の遅延ラインと、遅延ラインの入力に接続された出
力とｎ個の入力とを各々有する（ｋ＋１）個の結合器と
、バッファの入力を構成する入力と（ｋ＋１）個の出力
とを各々有するｎ個の分割器と、ｎ個の分割器のうちの
１つの出力を（ｋ＋１）個の結合器のうちの１つの入力
に各々接続し且つ各分割器が一度に単一の結合器に接続
されるように制御手段により制御される（ｋ＋１）．ｎ
個の光ゲートとを含むことを特徴とする光交換マトリッ
クス。 - 【請求項２】 Ｐ個のセルを含む群の内部の並べ換え
により元の順序と異なる時間的順序でセルを受信する光
交換マトリックスであって、Ｐ個のセルを含む各群の内
部で時間的順序を再現するために、制御手段が、１つの
出力に対応する各待ち行列でＰ個のサブキューを構成す
るように各セルがバッファに格納される期間を選択する
ための手段を含んでおり、所与の出力に向けられる各セ
ルが、Ｐ個のセルの群においてこのセルの元の順位を指
示する経路選択情報に応じてこの出力に対応する待ち行
列のサブキューの１つに書き込まれ、所与の出力に向け
られるセルがこの出力に対応する各サブキューでセルを
順次読み出すことにより読み出され、これらのサブキュ
ーが予め決定された順序で読み出されることを特徴とす
る請求項１に記載の光交換マトリックス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9100978A FR2672172B1 (fr) | 1991-01-29 | 1991-01-29 | Matrice de commutation photonique. |
| FR9100978 | 1991-01-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364618A true JPH04364618A (ja) | 1992-12-17 |
| JP3105614B2 JP3105614B2 (ja) | 2000-11-06 |
Family
ID=9409149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1432692A Expired - Lifetime JP3105614B2 (ja) | 1991-01-29 | 1992-01-29 | 光交換マトリックス |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US5309266A (ja) |
| EP (1) | EP0497667B1 (ja) |
| JP (1) | JP3105614B2 (ja) |
| KR (1) | KR100232980B1 (ja) |
| AT (1) | ATE130721T1 (ja) |
| AU (1) | AU640552B2 (ja) |
| CA (1) | CA2060116A1 (ja) |
| DE (1) | DE69206164T2 (ja) |
| ES (1) | ES2079809T3 (ja) |
| FR (1) | FR2672172B1 (ja) |
| NZ (1) | NZ241403A (ja) |
| TW (1) | TW219982B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2709216B1 (fr) * | 1993-08-19 | 1995-09-15 | Cit Alcatel | Dispositif de commutation photonique à mode de transfert asynchrone, équivalent à plusieurs matrices de commutation indépendantes. |
| FR2715015B1 (fr) * | 1994-01-07 | 1996-02-02 | Auffret Rene | Procédé et dispositif de transmission et d'aiguillage de paquets dans un réseau optique. |
| US5502587A (en) * | 1994-06-30 | 1996-03-26 | At&T Corp. | Network comprising a space division photonic switch and a terminal which forms an output signal from an input signal |
| FR2722629B1 (fr) * | 1994-07-12 | 1996-08-23 | Cit Alcatel | Matrice de commutation photonique |
| GB9418946D0 (en) * | 1994-09-20 | 1994-11-09 | Bicc Plc | Optical network |
| FR2726726A1 (fr) * | 1994-11-04 | 1996-05-10 | Guillemot Christian | Systeme de commutateur pour paquets optiques |
| JP3432063B2 (ja) * | 1994-12-28 | 2003-07-28 | キヤノン株式会社 | ネットワークシステム及びノード装置及び伝送制御方法 |
| FR2736777B1 (fr) * | 1995-07-12 | 1997-08-08 | Alcatel Nv | Reseau de transmission optique avec multiplexage de longueurs d'onde |
| EP0790750B1 (en) * | 1996-02-16 | 2005-05-25 | Alcatel | Optical switch with synchronisation |
| US5710846A (en) * | 1996-03-26 | 1998-01-20 | Rf Systems, Inc. | Self-calibrating optical fiber switch |
| CN100369395C (zh) * | 2003-04-25 | 2008-02-13 | 李志扬 | 适于全光网络的波长选择性光开关阵列及其方法 |
| US20050046482A1 (en) * | 2003-08-27 | 2005-03-03 | Karl Schrodinger | Receiver circuit |
| US8050559B2 (en) * | 2006-08-21 | 2011-11-01 | Juniper Networks, Inc. | Multi-chassis router with multiplexed optical interconnects |
| EP3160094B1 (en) * | 2014-07-18 | 2019-08-28 | Huawei Technologies Co., Ltd. | Routing node, optical switching network and optical signal transmission method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642288B1 (en) * | 1987-09-30 | 2002-06-12 | NEC Corporation | Time and wavelength division switching system |
| JPH025663A (ja) * | 1988-06-23 | 1990-01-10 | Nec Corp | 光パケット交換装置 |
| JPH0712230B2 (ja) * | 1988-07-18 | 1995-02-08 | 富士通株式会社 | 光交換システム |
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1991
- 1991-01-29 FR FR9100978A patent/FR2672172B1/fr not_active Expired - Fee Related
-
1992
- 1992-01-22 TW TW081100463A patent/TW219982B/zh active
- 1992-01-24 ES ES92400186T patent/ES2079809T3/es not_active Expired - Lifetime
- 1992-01-24 EP EP92400186A patent/EP0497667B1/fr not_active Expired - Lifetime
- 1992-01-24 AT AT92400186T patent/ATE130721T1/de not_active IP Right Cessation
- 1992-01-24 DE DE69206164T patent/DE69206164T2/de not_active Expired - Lifetime
- 1992-01-27 NZ NZ241403A patent/NZ241403A/en unknown
- 1992-01-28 KR KR1019920001194A patent/KR100232980B1/ko not_active Expired - Fee Related
- 1992-01-28 CA CA002060116A patent/CA2060116A1/fr not_active Abandoned
- 1992-01-28 US US07/827,168 patent/US5309266A/en not_active Expired - Lifetime
- 1992-01-28 AU AU10505/92A patent/AU640552B2/en not_active Ceased
- 1992-01-29 JP JP1432692A patent/JP3105614B2/ja not_active Expired - Lifetime
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| CA2060116A1 (fr) | 1992-07-30 |
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