JPH0436483B2 - - Google Patents
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- Publication number
- JPH0436483B2 JPH0436483B2 JP57199110A JP19911082A JPH0436483B2 JP H0436483 B2 JPH0436483 B2 JP H0436483B2 JP 57199110 A JP57199110 A JP 57199110A JP 19911082 A JP19911082 A JP 19911082A JP H0436483 B2 JPH0436483 B2 JP H0436483B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- operational amplifier
- voltage
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、演算増幅回路、特に電源電圧低下時
の演算増幅器の不安定動作を防止した演算増幅回
路に関するものである。
の演算増幅器の不安定動作を防止した演算増幅回
路に関するものである。
演算増幅回路は、増幅、レベル変換、位相シフ
ト、フイルタ等に用いられ、その電源は直流電圧
が用いられている。
ト、フイルタ等に用いられ、その電源は直流電圧
が用いられている。
直流電源部の不具合や直流電源用交流入力電圧
の低下等により、直流電源部の直流出力電圧が低
下すると、演算増幅器の電源電圧も同様に低下
し、これが演算増幅器の正常動作可能な電源電圧
範囲以下になつた場合には、演算増幅器の不安定
動作により誤出力が発生するという不具合が生じ
ていた。
の低下等により、直流電源部の直流出力電圧が低
下すると、演算増幅器の電源電圧も同様に低下
し、これが演算増幅器の正常動作可能な電源電圧
範囲以下になつた場合には、演算増幅器の不安定
動作により誤出力が発生するという不具合が生じ
ていた。
本発明は上記問題点を解決することを目的とし
てなされたものであり、電源電圧低下時の不安定
動作をなくす演算増幅回路を提供することを目的
としている。
てなされたものであり、電源電圧低下時の不安定
動作をなくす演算増幅回路を提供することを目的
としている。
本発明では演算増幅器の電源回路に電圧制御部
を介して入力直流電源を接続し、動作可能範囲の
電源電圧を印加するよう調整しようとするもので
ある。
を介して入力直流電源を接続し、動作可能範囲の
電源電圧を印加するよう調整しようとするもので
ある。
以下図面を参照して実施例を説明する。第１図
は本発明による演算増幅回路の一実施例構成図で
ある。第１図において、演算増幅器１の電源電圧
は電圧制御部２を通して供給され、電圧制御部２
の入力電圧は電源回路７より供給される。
は本発明による演算増幅回路の一実施例構成図で
ある。第１図において、演算増幅器１の電源電圧
は電圧制御部２を通して供給され、電圧制御部２
の入力電圧は電源回路７より供給される。
又、電圧制御部２は電源回路７より供給される
電源電圧の正側がPNPトランジスタ６のエミツ
タに接続され、かつ抵抗３ａを介して該トランジ
スタ６のベースに接続されている。同じく負側
は、NPNトランジスタ６′のエミツタに接続さ
れ、かつ抵抗３ｂを介して該トランジスタ６′の
ベースに接続されている。又、PNPトランジス
タ６のベースをツエナーダイオード４のカソード
に接続し、ツエナーダイオード４のアノードを抵
抗５を介してNPNトランジスタ６′のベースに接
続する構成となつている。
電源電圧の正側がPNPトランジスタ６のエミツ
タに接続され、かつ抵抗３ａを介して該トランジ
スタ６のベースに接続されている。同じく負側
は、NPNトランジスタ６′のエミツタに接続さ
れ、かつ抵抗３ｂを介して該トランジスタ６′の
ベースに接続されている。又、PNPトランジス
タ６のベースをツエナーダイオード４のカソード
に接続し、ツエナーダイオード４のアノードを抵
抗５を介してNPNトランジスタ６′のベースに接
続する構成となつている。
上記構成を有する本発明の作用について説明す
る。第１図において、電圧制御部２は入力直流電
圧がツエナーダイオード４で定められるツエナー
電圧以下の場合には、トランジスタ６及びトラン
ジスタ６′のベース電流は流れず、演算増幅器１
の電源電圧は零ボルトとなる。
る。第１図において、電圧制御部２は入力直流電
圧がツエナーダイオード４で定められるツエナー
電圧以下の場合には、トランジスタ６及びトラン
ジスタ６′のベース電流は流れず、演算増幅器１
の電源電圧は零ボルトとなる。
次に電圧制御部２の入力直流電圧が、ツエナー
ダイオード４のツエナー電圧をこえた場合に、ツ
エナーダイオード４、抵抗３ａ，３ｂ，５に電流
が流れ、抵抗３ａ，３ｂによるドロツプ電圧値
が、トランジスタ６及びトランジスタ６′のVBE
電圧以上になつた場合に、トランジスタ６、及び
トランジスタ６′のベース電流が夫々流れ、トラ
ンジスタ６及びトランジスタ６′がON状態とな
る。つまり電圧制御部２の入力直流電圧が、ツエ
ナーダイオード４のツエナー電圧以下の場合に
は、演算増幅器１へ供給する電源電圧は零ボルト
に抑えられ、電圧制御部２の入力直流電圧がツエ
ナーダイオード４のツエナー電圧をこえ、抵抗３
ａ，３ｂのドロツプ電圧がトランジスタ６、及び
トランジスタ６′のVBE以上になつた場合には、
演算増幅器１の電源電圧はトランジスタ６、及び
トランジスタ６′のスイツチング動作により、急
激に制御部２の入力直流電圧レベルに立ち上が
る。その後は、電圧制御部２の入力直流電圧値と
ほぼ等しい電圧を演算増幅器１の電源電圧として
供給する。
ダイオード４のツエナー電圧をこえた場合に、ツ
エナーダイオード４、抵抗３ａ，３ｂ，５に電流
が流れ、抵抗３ａ，３ｂによるドロツプ電圧値
が、トランジスタ６及びトランジスタ６′のVBE
電圧以上になつた場合に、トランジスタ６、及び
トランジスタ６′のベース電流が夫々流れ、トラ
ンジスタ６及びトランジスタ６′がON状態とな
る。つまり電圧制御部２の入力直流電圧が、ツエ
ナーダイオード４のツエナー電圧以下の場合に
は、演算増幅器１へ供給する電源電圧は零ボルト
に抑えられ、電圧制御部２の入力直流電圧がツエ
ナーダイオード４のツエナー電圧をこえ、抵抗３
ａ，３ｂのドロツプ電圧がトランジスタ６、及び
トランジスタ６′のVBE以上になつた場合には、
演算増幅器１の電源電圧はトランジスタ６、及び
トランジスタ６′のスイツチング動作により、急
激に制御部２の入力直流電圧レベルに立ち上が
る。その後は、電圧制御部２の入力直流電圧値と
ほぼ等しい電圧を演算増幅器１の電源電圧として
供給する。
一方、電圧制御部２の入力直流電圧が低下し、
抵抗３ａ，３ｂのドロツプ電圧がトランジスタ
６、及びトランジスタ６′のVBE以下になつた場
合には、演算増幅器１へ供給している電源電圧は
トランジスタ６、及びトランジスタ６′のスイツ
チング動作により、急激に零ボルトに立ち下が
る。
抵抗３ａ，３ｂのドロツプ電圧がトランジスタ
６、及びトランジスタ６′のVBE以下になつた場
合には、演算増幅器１へ供給している電源電圧は
トランジスタ６、及びトランジスタ６′のスイツ
チング動作により、急激に零ボルトに立ち下が
る。
第２図にこの制御動作を示す。第２図は電圧制
御部２の入力直流電圧値ａと演算増幅器１の電源
電圧値ｂの関係を示したもので、ｃ部分が電圧制
御部２により、零ボルトにおさえられる部分を示
す。
御部２の入力直流電圧値ａと演算増幅器１の電源
電圧値ｂの関係を示したもので、ｃ部分が電圧制
御部２により、零ボルトにおさえられる部分を示
す。
第３図は本発明による他の実施例構成図であ
る。図中の符号１，２，３ａ，３ｂ，４，５，
６，６′及び７は第１図に対応している。３a′及
び３b′は夫々可変抵抗であり、これを調整するこ
とにより演算増幅器１及びトランジスタ６，６′
のバラツキを考慮し、トランジスタ６，６′のス
イツチングレベルを可変とすることが可能であ
る。
る。図中の符号１，２，３ａ，３ｂ，４，５，
６，６′及び７は第１図に対応している。３a′及
び３b′は夫々可変抵抗であり、これを調整するこ
とにより演算増幅器１及びトランジスタ６，６′
のバラツキを考慮し、トランジスタ６，６′のス
イツチングレベルを可変とすることが可能であ
る。
第４図は本発明による更に他の実施例構成図で
ある。図中の符号１，２，４，５，７は第３図に
対応している。６″はフオトカプラである。即ち、
入力直流電圧がツエナーダイオード４のツエナー
電圧以下の場合は電流が流れず、従つてフオトカ
プラ６″，６″を介した電源は演算増幅器１に印加
されることはない。しかし入力直流電圧がツエナ
ーダイオード４のツエナー電圧をこえるとフオト
カプラ６″，６″が導通し、前記各フオトカプラ
６″，６″を介して演算増幅器１に電源電圧が印加
される。
ある。図中の符号１，２，４，５，７は第３図に
対応している。６″はフオトカプラである。即ち、
入力直流電圧がツエナーダイオード４のツエナー
電圧以下の場合は電流が流れず、従つてフオトカ
プラ６″，６″を介した電源は演算増幅器１に印加
されることはない。しかし入力直流電圧がツエナ
ーダイオード４のツエナー電圧をこえるとフオト
カプラ６″，６″が導通し、前記各フオトカプラ
６″，６″を介して演算増幅器１に電源電圧が印加
される。
なお、上記各実施例では演算増幅器１と別体に
電圧制御部２をもうけるよう構成したが、これに
限定されるものではなく、電圧制御部２を演算増
幅器１に内蔵し、製造時各定数をトリミングする
ことにより、低コストで不安定動作防止対策付の
演算増幅器を得ることができる。
電圧制御部２をもうけるよう構成したが、これに
限定されるものではなく、電圧制御部２を演算増
幅器１に内蔵し、製造時各定数をトリミングする
ことにより、低コストで不安定動作防止対策付の
演算増幅器を得ることができる。
以上説明した如く、本発明によれば演算増幅器
の正常動作可能な電源電圧範囲以下に電源電圧が
低下した場合には演算増幅器の電源電圧を零ボル
トにおとし、演算増幅器の不安定動作を防止する
ことができ、正常動作可能な電源電圧範囲時に
は、演算増幅器を正常に動作させることが可能と
なる。
の正常動作可能な電源電圧範囲以下に電源電圧が
低下した場合には演算増幅器の電源電圧を零ボル
トにおとし、演算増幅器の不安定動作を防止する
ことができ、正常動作可能な電源電圧範囲時に
は、演算増幅器を正常に動作させることが可能と
なる。
第１図は本発明による演算増幅器の一実施例を
示す回路図、第２図は本発明の基本的特性を示す
特性図、第３図、第４図は他の実施例回路図であ
る。 １…演算増幅器、２…電圧制御部、３ａ，３
ｂ，３a′，３b′，５…抵抗、３a′，３b′…可変抵
抗、４…ツエナーダイオード、６，６′…トラン
ジスタ、６″…フオトカプラ、７…電源回路、ａ
…制御部入力直流電圧、ｂ…演算増幅器電源電
圧、ｃ…制御部によるクリツプ部分。
示す回路図、第２図は本発明の基本的特性を示す
特性図、第３図、第４図は他の実施例回路図であ
る。 １…演算増幅器、２…電圧制御部、３ａ，３
ｂ，３a′，３b′，５…抵抗、３a′，３b′…可変抵
抗、４…ツエナーダイオード、６，６′…トラン
ジスタ、６″…フオトカプラ、７…電源回路、ａ
…制御部入力直流電圧、ｂ…演算増幅器電源電
圧、ｃ…制御部によるクリツプ部分。
Claims (1)
- 【特許請求の範囲】 １ 演算増幅器の制御電源端子を電圧制御部を介
して入力直流電源に接続するものであり、前記電
圧制御部は前記入力直流電源の正極側端子及び負
極側端子と前記演算増幅器の制御電源の正極及び
負極の端子との間に夫々接続された２つのトラン
ジスタと、前記各トランジスタのベース相互間に
接続され前記演算増幅器の正常動作可能な制御電
源電圧範囲より小さいときベース相互間の導通を
阻止し演算増幅器への制御電源を零にする定電圧
素子と、前記各トランジスタのベースと入力直流
電源間に接続された抵抗とからなることを特徴と
する演算増幅回路。 ２ 各トランジスタのベースと入力直流電源の正
極側端子、負極側端子間には可変抵抗を接続する
ことを特徴とする特許請求の範囲第１項記載の演
算増幅回路。 ３ 演算増幅器に電圧制御部を内蔵して一体とし
たことを特徴とする特許請求の範囲第１項記載の
演算増幅回路。 ４ 演算増幅器の制御電源端子を電圧制御部を介
して入力直流電源に接続するものであり、前記電
圧制御部は前記入力直流電源の正極側端子及び負
極側端子と前記演算増幅器の制御電源の正極及び
負極の端子との間に夫々接続された２つのフオト
カプラと、前記入力直流電源の端子間に前記２つ
のフオトカプラとともに直列に接続され前記演算
増幅器の正常動作可能な制御電源電圧範囲より小
さいとき各フオトカプラへの電流の導通を阻止し
演算増幅器への制御電源を零にする定電圧素子と
からなることを特徴とする演算増幅回路。 ５ 演算増幅器に電圧制御部を内蔵して一体とし
たことを特徴とする特許請求の範囲第４項記載の
演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199110A JPS5990409A (ja) | 1982-11-15 | 1982-11-15 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199110A JPS5990409A (ja) | 1982-11-15 | 1982-11-15 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990409A JPS5990409A (ja) | 1984-05-24 |
| JPH0436483B2 true JPH0436483B2 (ja) | 1992-06-16 |
Family
ID=16402285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199110A Granted JPS5990409A (ja) | 1982-11-15 | 1982-11-15 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990409A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3584925B1 (de) * | 2018-06-20 | 2022-01-19 | ZKW Group GmbH | Schaltungsanordnung zum erzeugen einer geregelten versorgungs-kleinspannung |
-
1982
- 1982-11-15 JP JP57199110A patent/JPS5990409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990409A (ja) | 1984-05-24 |
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