JPH04365336A - 半導体素子の接合方法 - Google Patents
半導体素子の接合方法Info
- Publication number
- JPH04365336A JPH04365336A JP3141975A JP14197591A JPH04365336A JP H04365336 A JPH04365336 A JP H04365336A JP 3141975 A JP3141975 A JP 3141975A JP 14197591 A JP14197591 A JP 14197591A JP H04365336 A JPH04365336 A JP H04365336A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- solder foil
- solder
- semiconductor element
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子をリード
フレームに接着するときのはんだ接合方法に関するもの
である。
フレームに接着するときのはんだ接合方法に関するもの
である。
【０００２】
【従来の技術】従来の半導体素子の接合方法を図８〜図
１１について説明する。図において、１は半導体素子、
２ははんだ箔、３はリードフレームのダイスパット部、
４はヒートブロック、５はヒータである。
１１について説明する。図において、１は半導体素子、
２ははんだ箔、３はリードフレームのダイスパット部、
４はヒートブロック、５はヒータである。
【０００３】次に接合順序を説明する。
（１） 図８のヒートブロック４上にリードフレームの
ダイスパット部３を乗せ、ヒータ５により予熱させる。 （２） 予熱後、リードフレームのダイスパット部３上
にはんだ箔２を乗せる（図９の状態）。 （３） 図９の状態で加熱し、はんだ箔２を図１０に示
すように溶解させる。 （４） はんだ箔２が溶解すると、半導体素子１を融着
する（図１１の状態）。 （５） 図１１の状態で接合はんだを常温に戻して固定
する。
ダイスパット部３を乗せ、ヒータ５により予熱させる。 （２） 予熱後、リードフレームのダイスパット部３上
にはんだ箔２を乗せる（図９の状態）。 （３） 図９の状態で加熱し、はんだ箔２を図１０に示
すように溶解させる。 （４） はんだ箔２が溶解すると、半導体素子１を融着
する（図１１の状態）。 （５） 図１１の状態で接合はんだを常温に戻して固定
する。
【０００４】
【発明が解決しようとする課題】従来の半導体素子の接
合方法は以上のようになされるので、はんだ箔２をリー
ドフレームのダイスパット部３上に乗せた図９の状態で
は、はんだ箔２の表面に薄い酸化膜があるために図１３
に示すようにはんだ箔２をダイスパット部３のめっき面
に全面均一に濡れず、そして、はんだ箔２が溶解した図
１０の状態では、はんだ箔２の部分的な濡れによって図
１４に示すようにボイド６が発生する。そのために、半
導体素子１を融着した図１１の状態では、半導体素子１
とダイスパット部３との接合部に図１５に示すようにボ
イド６が発生し、半導体素子１の密着が不完全になる。 従って、このようなボイド不良の製品を軟Ｘ線装置で検
査して（Ｘ線撮影したときの酸化ボイドの状態を図１２
に示す）選別することが必要となるだけでなく、放熱性
が損われる等の特性的な問題点があった。
合方法は以上のようになされるので、はんだ箔２をリー
ドフレームのダイスパット部３上に乗せた図９の状態で
は、はんだ箔２の表面に薄い酸化膜があるために図１３
に示すようにはんだ箔２をダイスパット部３のめっき面
に全面均一に濡れず、そして、はんだ箔２が溶解した図
１０の状態では、はんだ箔２の部分的な濡れによって図
１４に示すようにボイド６が発生する。そのために、半
導体素子１を融着した図１１の状態では、半導体素子１
とダイスパット部３との接合部に図１５に示すようにボ
イド６が発生し、半導体素子１の密着が不完全になる。 従って、このようなボイド不良の製品を軟Ｘ線装置で検
査して（Ｘ線撮影したときの酸化ボイドの状態を図１２
に示す）選別することが必要となるだけでなく、放熱性
が損われる等の特性的な問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、リードフレームに対するはんだ
箔の密着性を改善してボイドの発生を低下できる半導体
素子の接合方法を得ることを目的とする。
ためになされたもので、リードフレームに対するはんだ
箔の密着性を改善してボイドの発生を低下できる半導体
素子の接合方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体素
子の接合方法は、はんだ箔をダイスパット部へプレス接
着してダイスパット部への密着を改善すると共に、半導
体素子接合時のボイド不良を低減させたものである。
子の接合方法は、はんだ箔をダイスパット部へプレス接
着してダイスパット部への密着を改善すると共に、半導
体素子接合時のボイド不良を低減させたものである。
【０００７】
【作用】この発明においては、はんだ箔をリードフレー
ムにプレス接着することにより、はんだ箔とリードフレ
ームとの密着を改善し、ボイド不良を低減する。
ムにプレス接着することにより、はんだ箔とリードフレ
ームとの密着を改善し、ボイド不良を低減する。
【０００８】
【実施例】この発明の一実施例を図１〜図７について説
明する。図中前記従来のものと同一または相当部分には
同一符号を付して説明を省略する。図において、７はは
んだ箔２をリードフレームのダイスパット部３にプレス
接着するプレス機構である。このようにプレス機構７を
設けて、図４に示すようにダイスパット部３上のはんだ
箔２をプレスすると、プレス圧力によりはんだ表面酸化
膜を破壊し、ダイスパット部３めっき面に多点ではんだ
新生面（酸化していない面）を接触させるので、図３に
示すはんだ箔２が乗った状態から図４に示すようにダイ
スパット部３とはんだ箔２との間が密着（間の空気が追
い出される）する。従って、はんだ箔２が溶解した図５
の状態ではボイド６が小径化して著しく減少するので、
半導体素子１を融着した図６の状態では半導体素子１と
ダイスパット部３との接合部に図７に示すようにボイド
６が少なくなり、半導体素子１の密着が良好となる。
明する。図中前記従来のものと同一または相当部分には
同一符号を付して説明を省略する。図において、７はは
んだ箔２をリードフレームのダイスパット部３にプレス
接着するプレス機構である。このようにプレス機構７を
設けて、図４に示すようにダイスパット部３上のはんだ
箔２をプレスすると、プレス圧力によりはんだ表面酸化
膜を破壊し、ダイスパット部３めっき面に多点ではんだ
新生面（酸化していない面）を接触させるので、図３に
示すはんだ箔２が乗った状態から図４に示すようにダイ
スパット部３とはんだ箔２との間が密着（間の空気が追
い出される）する。従って、はんだ箔２が溶解した図５
の状態ではボイド６が小径化して著しく減少するので、
半導体素子１を融着した図６の状態では半導体素子１と
ダイスパット部３との接合部に図７に示すようにボイド
６が少なくなり、半導体素子１の密着が良好となる。
【０００９】上記実施例において機構７をリードフレー
ム温度より低温とすると、プレス接合時にはんだ箔２を
固く保てるのでプレス機構７によりはんだ箔２への圧力
が高くなり、はんだ箔２のリードフレームへの接着性が
良くなる。このとき、リードフレームの温度（融点以下
）は高い方が良いが、温度を上げるとはんだ箔２が軟化
し、圧接のための圧力が十分にはんだ箔２とリードフレ
ームとの間に加わらないので、プレス機構７をリードフ
レーム温度より低温とすることで対処した。
ム温度より低温とすると、プレス接合時にはんだ箔２を
固く保てるのでプレス機構７によりはんだ箔２への圧力
が高くなり、はんだ箔２のリードフレームへの接着性が
良くなる。このとき、リードフレームの温度（融点以下
）は高い方が良いが、温度を上げるとはんだ箔２が軟化
し、圧接のための圧力が十分にはんだ箔２とリードフレ
ームとの間に加わらないので、プレス機構７をリードフ
レーム温度より低温とすることで対処した。
【００１０】上記実施例ではヒートブロック４上で予熱
されたダイスパット部３の上に有るはんだ箔２をプレス
する場合について説明したが、予熱しない場合であって
も良く。この場合、予熱による圧接時の効率と言う点で
は劣るが、リードフレームめっき面へはんだ箔２をすき
まなく密着させると共に、はんだ表面の酸化膜をプレス
圧力で破壊してはんだ新生面とリードフレームめっき面
とを多点で接触させるという点では同等の効果が得られ
る。
されたダイスパット部３の上に有るはんだ箔２をプレス
する場合について説明したが、予熱しない場合であって
も良く。この場合、予熱による圧接時の効率と言う点で
は劣るが、リードフレームめっき面へはんだ箔２をすき
まなく密着させると共に、はんだ表面の酸化膜をプレス
圧力で破壊してはんだ新生面とリードフレームめっき面
とを多点で接触させるという点では同等の効果が得られ
る。
【００１１】
【発明の効果】以上のように、この発明によればはんだ
箔をリードフレームにプレス接着した後溶融させて半導
体素子を融着するので、ダイスパット部への密着を改善
できると共に半導体素子接合時のボイド発生を低下させ
ることができるという効果が得られる。
箔をリードフレームにプレス接着した後溶融させて半導
体素子を融着するので、ダイスパット部への密着を改善
できると共に半導体素子接合時のボイド発生を低下させ
ることができるという効果が得られる。
【図１】この発明の一実施例を示すプレス前の斜視図で
ある。
ある。
【図２】プレス後の斜視図である。
【図３】リードフレーム上にはんだ箔を乗せた状態図で
ある。
ある。
【図４】プレス状態図である。
【図５】プレス後、はんだ箔が溶融した状態図である。
【図６】半導体素子の接合状態図である。
【図７】図６の状態を軟Ｘ線撮影したときのボイド分布
状態図である。
状態図である。
【図８】従来のものを示す分解斜視図である。
【図９】リードフレーム上にはんだ箔を乗せた斜視図で
ある。
ある。
【図１０】はんだ箔が溶融した状態を示す斜視図である
。
。
【図１１】半導体素子を接合した状態を示す斜視図であ
る。
る。
【図１２】図１１の状態を軟Ｘ線撮影したときのボイド
分布状態図である。
分布状態図である。
【図１３】リードフレーム上にはんだ箔を乗せた状態図
である。
である。
【図１４】はんだ箔が溶融した状態図である。
【図１５】半導体素子の接合状態図である。
１ 半導体素子
２ はんだ箔
３ リードフレームのダイスパット部４ ヒートブ
ロック ６ ボイド ７ プレス機構
ロック ６ ボイド ７ プレス機構
Claims (2)
- 【請求項１】 半導体素子をリードフレームにはんだ
で融着する工程において、はんだ箔をあらかじめリード
フレームにプレス接着してリードフレームとはんだの密
着を改善した後、はんだを溶融させて半導体素子を融着
することを特徴とする半導体素子の接合方法。 - 【請求項２】 はんだ箔をリードフレームにプレス接
着する機構において、プレス機構をリードフレーム温度
より低温としたことを特徴とする請求項１の半導体素子
の接合方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141975A JPH04365336A (ja) | 1991-06-13 | 1991-06-13 | 半導体素子の接合方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141975A JPH04365336A (ja) | 1991-06-13 | 1991-06-13 | 半導体素子の接合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365336A true JPH04365336A (ja) | 1992-12-17 |
Family
ID=15304478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141975A Pending JPH04365336A (ja) | 1991-06-13 | 1991-06-13 | 半導体素子の接合方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3499553A1 (de) * | 2017-12-13 | 2019-06-19 | Heraeus Deutschland GmbH & Co. KG | Verfahren zur herstellung eines mit einer lotvorform verbundenen bauelements mittels heisspressens unterhalb der schmelztemperatur des lotmaterials |
-
1991
- 1991-06-13 JP JP3141975A patent/JPH04365336A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3499553A1 (de) * | 2017-12-13 | 2019-06-19 | Heraeus Deutschland GmbH & Co. KG | Verfahren zur herstellung eines mit einer lotvorform verbundenen bauelements mittels heisspressens unterhalb der schmelztemperatur des lotmaterials |
| WO2019115077A1 (de) * | 2017-12-13 | 2019-06-20 | Heraeus Deutschland GmbH & Co. KG | Verfahren zur herstellung eines mit einer lotvorform verbundenen bauelements |
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