JPH04184951A - 半導体素子実装方法 - Google Patents
半導体素子実装方法Info
- Publication number
- JPH04184951A JPH04184951A JP2312666A JP31266690A JPH04184951A JP H04184951 A JPH04184951 A JP H04184951A JP 2312666 A JP2312666 A JP 2312666A JP 31266690 A JP31266690 A JP 31266690A JP H04184951 A JPH04184951 A JP H04184951A
- Authority
- JP
- Japan
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- solder
- semiconductor element
- electrodes
- wiring board
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07221—Aligning
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07221—Aligning
- H10W72/07227—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/877—Bump connectors and die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉 。
本発明は、複数の半導体素子を配線基板に実装する半導
体素子実装方法に関する。
体素子実装方法に関する。
〈従来の技術〉
複数の半導体素子を配線基板上へフェースダウンボンデ
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
ィングする場合には、従来、半田バンプの形成されたバ
ンプ電極を有する複数の半導体素子と配線基板とを相互
に電極を位置合わせして押し付けて仮固定し、その後加
熱して前記半田バンプを溶融することにより前記複数の
半導体素子を前記配線基板に実装するようにしている。
このように実装された半導体素子に発生した熱の放熱経
路は、バンプ電極を経由して配線基板に逃げるしかなく
、熱抵抗が非常に大きかった。
路は、バンプ電極を経由して配線基板に逃げるしかなく
、熱抵抗が非常に大きかった。
このことは、特に、半導体素子の消費電力が大きい場合
に問題となっていた。
に問題となっていた。
そこで、従来では、半導体素子の放熱経路としてヒート
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック′
株式会社サイエンスフォーラム（１９８６））。
シンクを設ける方法が一般に採用されている（二瓶公志
、早用征男、宮代文夫編“半導体装技術ハンドブック′
株式会社サイエンスフォーラム（１９８６））。
〈発明が解決しようとする課題〉
しかし、上記方法は複数の半導体素子を配線基板上へフ
ェースダウンポンディングした後にヒートシンクを半導
体素子に接着させる為、半導体素子の傾き等によりヒー
トシンクと半導体素子とが接触不良を起こしやすい問題
点があった。
ェースダウンポンディングした後にヒートシンクを半導
体素子に接着させる為、半導体素子の傾き等によりヒー
トシンクと半導体素子とが接触不良を起こしやすい問題
点があった。
また、複数の半導体素子を配線基板に対して高精度に位
置決めする必要があり、この為、実装時間が長時間とな
る問題があった。
置決めする必要があり、この為、実装時間が長時間とな
る問題があった。
本発明は、上記従来技術に鑑みて成されたものであり、
配線基板にフェースダウンポンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させ、
その熱抵抗を減少させると共に高精度な位置決め技術の
不要な半導体素子実装方法を提供することを目的とする
。
配線基板にフェースダウンポンディングにより実装され
る複数の半導体素子と放熱フィンとを確実に接触させ、
その熱抵抗を減少させると共に高精度な位置決め技術の
不要な半導体素子実装方法を提供することを目的とする
。
く課題を解決するための手段〉
斯かる目的を達成する本発明の構成は凸段して形成した
バンプ電極を有する複数の半導体素子と配線基板を相互
に電極を位置合わせして押し付け、加熱することにより
前記複数の半導体素子を前記基板に実装する方法におい
て、予め前記複数の半導体素子の前記バンプ電極を形成
した表面と反対側の裏面に放熱フィンを位置決めして接
着すると共に前記半導体素子と前記放熱フィンとの接着
に使用される半田として前記バンプ電極のバンプよりも
融点の低い低融点半田を使用し、更に前記配線基板の電
極は凹状に加工されることを特徴とする。
バンプ電極を有する複数の半導体素子と配線基板を相互
に電極を位置合わせして押し付け、加熱することにより
前記複数の半導体素子を前記基板に実装する方法におい
て、予め前記複数の半導体素子の前記バンプ電極を形成
した表面と反対側の裏面に放熱フィンを位置決めして接
着すると共に前記半導体素子と前記放熱フィンとの接着
に使用される半田として前記バンプ電極のバンプよりも
融点の低い低融点半田を使用し、更に前記配線基板の電
極は凹状に加工されることを特徴とする。
〈作用〉
複数の半導体素子を配線基板に対して押し付ける際、半
導体素子の配線基板に対する位置決め精度が不十分であ
ると、半導体素子に凸段したバンプ電極と、配線基板の
凹状電極とは、完全に嵌合しないが、その後、加熱され
ると、半田バンプが溶融する前に、低融点半田が溶融す
るので、バンプ電極を凹状電極の中心に移動させようと
する力により、半導体素子がヒートシンク上を滑るよう
に正確な位置に移動する。
導体素子の配線基板に対する位置決め精度が不十分であ
ると、半導体素子に凸段したバンプ電極と、配線基板の
凹状電極とは、完全に嵌合しないが、その後、加熱され
ると、半田バンプが溶融する前に、低融点半田が溶融す
るので、バンプ電極を凹状電極の中心に移動させようと
する力により、半導体素子がヒートシンク上を滑るよう
に正確な位置に移動する。
〈実施例〉
以下、本発明について、図面に示す実施例を参照して詳
細に説明する。
細に説明する。
先ず、第１図に示すように、放熱フィンとして使用され
るヒートシンク１の下面にレジストパターン３を形成す
る。
るヒートシンク１の下面にレジストパターン３を形成す
る。
レジストパターン３は複数の半導体素子２の位置合わせ
用であり、例えば、フォトリソグラフィーにより形成す
る。
用であり、例えば、フォトリソグラフィーにより形成す
る。
このため、レジストパターン３の開口部は、半導体素子
２の外形と等しく、複数の半導体素子２をフェースダウ
ンポンディングする位置と対応している。
２の外形と等しく、複数の半導体素子２をフェースダウ
ンポンディングする位置と対応している。
一方、各半導体素子２の表面には、半田バンプ４の凸段
して形成された複数のバンプ電極が配置されている。
して形成された複数のバンプ電極が配置されている。
次に、第１図に示すように、半導体素子２のバンプ電極
の形成された表面と反対側の裏面をヒートシンクｌに位
置決めして接着する。
の形成された表面と反対側の裏面をヒートシンクｌに位
置決めして接着する。
接着は複数の半導体素子２について、半田バンプ４より
も融点の低い低融点半田６を使用する。
も融点の低い低融点半田６を使用する。
また、半導体素子２の位置決め精度は大まかなもので良
く、例えば、バンプ径８０μｍ、配線基板の電極径１０
０μｍの場合、従来では、±ＩＯμｍであったのに対し
、本実施例の場合では、±５０μｍで良い。
く、例えば、バンプ径８０μｍ、配線基板の電極径１０
０μｍの場合、従来では、±ＩＯμｍであったのに対し
、本実施例の場合では、±５０μｍで良い。
引き続き、第２図に示すように配線基板５上に複数の半
導体素子２をフェースダウンポンディングする。
導体素子２をフェースダウンポンディングする。
即ち、半導体素子２と配線基板５とを相互に電極を位置
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
合わせして押し付けて仮固定し、その後、加熱して前記
半田バンプ４を溶融することにより半導体素子２を配線
基板５に実装する。
この時、半導体素子２が配線基板５に対して正確に位置
決めされていなくても、セルフアライメントにより自動
的に正確な位置に移動して実装される。
決めされていなくても、セルフアライメントにより自動
的に正確な位置に移動して実装される。
即ち、配線基板５には複数の凹状電極７が設けられてお
り、これらの凹状電極７はバンプ電極の半田バンプ４に
それぞれ対応しているため、それらが完璧に位置決めさ
れていないと、両者は完全に嵌合できない。
り、これらの凹状電極７はバンプ電極の半田バンプ４に
それぞれ対応しているため、それらが完璧に位置決めさ
れていないと、両者は完全に嵌合できない。
ここで、両者の位置決め精度が±５０μｍ程度であると
、第３図に示すように半田バンプ４は凹状電極７に完全
に嵌合しないが、その先端部が嵌合した状態で半導体素
子２は配線基板５に仮固定され、この状態では半田バン
プをこの凹状の電極中心に移動させる力が作用する。
、第３図に示すように半田バンプ４は凹状電極７に完全
に嵌合しないが、その先端部が嵌合した状態で半導体素
子２は配線基板５に仮固定され、この状態では半田バン
プをこの凹状の電極中心に移動させる力が作用する。
その後、加熱されると、半田バンプ４が溶融する前に、
低融点半田６が溶融するので、半田バンプ４に働（凹状
電極７の中心に移動させようとする力により、半導体素
子２はヒートシンク１上を滑るようにして正確な位置に
移動する。
低融点半田６が溶融するので、半田バンプ４に働（凹状
電極７の中心に移動させようとする力により、半導体素
子２はヒートシンク１上を滑るようにして正確な位置に
移動する。
この後、加熱を続けると半田バンプ４が溶融し、凹状電
極７とバンプ電極が接合された状態となる。
極７とバンプ電極が接合された状態となる。
その後、加熱を停止すると、先ず半田バンプが凝固し、
次いで低融点半田６が凝固する。
次いで低融点半田６が凝固する。
このように、複数の半導体素子２を配線基板５にフェー
スダウンボンディングする前に、予めヒートシンク１と
半導体素子２とを接着するので、半導体素子２とヒート
シンク１との接触が確実となり、両者の間の熱抵抗を低
減できる。
スダウンボンディングする前に、予めヒートシンク１と
半導体素子２とを接着するので、半導体素子２とヒート
シンク１との接触が確実となり、両者の間の熱抵抗を低
減できる。
また、セルフアライメントにより半導体素子は配線基板
に対し自動的に正確な位置に移動するので、高精度な位
置決め技術が不要となる。
に対し自動的に正確な位置に移動するので、高精度な位
置決め技術が不要となる。
これにより、実装時間が短縮され、信頼性が向上する。
尚、上記実施例ではヒートシンク上にレジストパターン
を形成して半導体素子を位置決めしていたが、半導体素
子は高精度の位置決めが不要であるので、レジストパタ
ーンを省略してもよい。
を形成して半導体素子を位置決めしていたが、半導体素
子は高精度の位置決めが不要であるので、レジストパタ
ーンを省略してもよい。
また、上記実施例では、半田バンプ４が使用されたが、
これに代えて、Ａｕ、ＡｕＳｎ、Ｉｎバンプ等を使用す
ることができる。
これに代えて、Ａｕ、ＡｕＳｎ、Ｉｎバンプ等を使用す
ることができる。
〈発明の効果〉
以上、実施例に基づいて具体的に説明したように、本発
明は、半導体素子がヒートシンク上で配線基板に対して
所謂セルフアライメントにより正確な位置に自動的に移
動するので、半導体素子と配線基板との位置決めが容易
となり、実装時間の短縮となる。また、ヒートシンクと
半導体素子との接触が確実となるので、両者間の熱抵抗
が低減し、信頼性が向上する。
明は、半導体素子がヒートシンク上で配線基板に対して
所謂セルフアライメントにより正確な位置に自動的に移
動するので、半導体素子と配線基板との位置決めが容易
となり、実装時間の短縮となる。また、ヒートシンクと
半導体素子との接触が確実となるので、両者間の熱抵抗
が低減し、信頼性が向上する。
第１図〜第３図は本発明の一実施例に係る半導体素子実
装方法に関°し、第１図は複数の半導体素子をヒートシ
ンクに接着する様子を示す説明図、第２図は複数の半導
体素子を配線基板にフェースダウンボンディングする様
子を示す説明図、第３図は半導体素子のセルフアライメ
ントを示す拡大図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ３はレジストパターン、 ４は半田バンプ、 ５は配線基板、 ６は低触点半田、 ７は凹状電極である。
装方法に関°し、第１図は複数の半導体素子をヒートシ
ンクに接着する様子を示す説明図、第２図は複数の半導
体素子を配線基板にフェースダウンボンディングする様
子を示す説明図、第３図は半導体素子のセルフアライメ
ントを示す拡大図である。 図面中、 ｌはヒートシンク、 ２は半導体素子、 ３はレジストパターン、 ４は半田バンプ、 ５は配線基板、 ６は低触点半田、 ７は凹状電極である。
Claims (1)
- 凸設して形成したバンプ電極を有する複数の半導体素子
と配線基板を相互に電極を位置合わせして押し付け、加
熱することにより前記複数の半導体素子を前記基板に実
装する方法において、予め前記複数の半導体素子の前記
バンプ電極を形成した表面と反対側の裏面に放熱フィン
を位置決めして接着すると共に前記半導体素子と前記放
熱フィンとの接着に使用される半田として前記バンプ電
極のバンプよりも融点の低い低融点半田を使用し、更に
前記配線基板の電極は凹状に加工されることを特徴とす
る半導体素子実装方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312666A JPH04184951A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
| DE69117891T DE69117891T2 (de) | 1990-11-20 | 1991-11-18 | Verfahren zum Montieren von Halbleiterelementen |
| EP91119669A EP0490125B1 (en) | 1990-11-20 | 1991-11-18 | Method of mounting semiconductor elements |
| US07/794,869 US5244142A (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| AU87998/91A AU640537B2 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| CA002055845A CA2055845A1 (en) | 1990-11-20 | 1991-11-19 | Method of mounting semiconductor elements |
| KR1019910020651A KR960000696B1 (ko) | 1990-11-20 | 1991-11-20 | 반도체소자실장방법 |
| US08/012,369 US5348214A (en) | 1990-11-20 | 1993-02-02 | Method of mounting semiconductor elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312666A JPH04184951A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184951A true JPH04184951A (ja) | 1992-07-01 |
Family
ID=18031968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312666A Pending JPH04184951A (ja) | 1990-11-20 | 1990-11-20 | 半導体素子実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729052A (en) * | 1996-06-20 | 1998-03-17 | International Business Machines Corporation | Integrated ULSI heatsink |
| JP2007273628A (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-11-20 JP JP2312666A patent/JPH04184951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729052A (en) * | 1996-06-20 | 1998-03-17 | International Business Machines Corporation | Integrated ULSI heatsink |
| JP2007273628A (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | 半導体装置の製造方法 |
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