JPH04365347A - 半導体チップにおけるモニタ装置用素子構造 - Google Patents
半導体チップにおけるモニタ装置用素子構造Info
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- JPH04365347A JPH04365347A JP14178691A JP14178691A JPH04365347A JP H04365347 A JPH04365347 A JP H04365347A JP 14178691 A JP14178691 A JP 14178691A JP 14178691 A JP14178691 A JP 14178691A JP H04365347 A JPH04365347 A JP H04365347A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体ウエハ上での
半導体チップにおけるモニタ装置用素子構造に関し、さ
らに詳しくは、半導体装置の製造に際して、半導体チッ
プにおける各半導体素子の電気的特性をそれぞれにモニ
タするためのテスト・エレメント・グループ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ，以下，ＴＥＧと呼ぶ）
のパターン領域内に形成されるモニタ装置用素子構造
の改良に係るものである。
半導体チップにおけるモニタ装置用素子構造に関し、さ
らに詳しくは、半導体装置の製造に際して、半導体チッ
プにおける各半導体素子の電気的特性をそれぞれにモニ
タするためのテスト・エレメント・グループ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ，以下，ＴＥＧと呼ぶ）
のパターン領域内に形成されるモニタ装置用素子構造
の改良に係るものである。
【０００２】
【従来の技術】一般に、半導体装置の製造においては、
図５，および図６に示されているように、半導体ウエハ
１上にあって、各半導体チップ２中に形成される個々の
各半導体素子の電気的特性をモニタするために、それぞ
れの各半導体チップ２毎に、ＴＥＧパターン領域３を配
置させると共に、当該ＴＥＧパターン領域３内にモニタ
装置用素子構造を組み込むのが通常の態様であり、これ
らの各半導体チップ２，およびこれに対応されるＴＥＧ
パターン領域３のそれぞれによる１組は、半導体ウエハ
１上において、その複数組が同時に形成される。
図５，および図６に示されているように、半導体ウエハ
１上にあって、各半導体チップ２中に形成される個々の
各半導体素子の電気的特性をモニタするために、それぞ
れの各半導体チップ２毎に、ＴＥＧパターン領域３を配
置させると共に、当該ＴＥＧパターン領域３内にモニタ
装置用素子構造を組み込むのが通常の態様であり、これ
らの各半導体チップ２，およびこれに対応されるＴＥＧ
パターン領域３のそれぞれによる１組は、半導体ウエハ
１上において、その複数組が同時に形成される。
【０００３】しかして、このＴＥＧパターン領域３内に
組み込まれるモニタ装置用素子構造の形態は、テスト用
素子と、その入，出力部となる各電極，こゝではアルミ
パッドと、これらの相互を接続する各配線，こゝではア
ルミ配線とのそれぞれによる構成の集合体として知られ
ている。
組み込まれるモニタ装置用素子構造の形態は、テスト用
素子と、その入，出力部となる各電極，こゝではアルミ
パッドと、これらの相互を接続する各配線，こゝではア
ルミ配線とのそれぞれによる構成の集合体として知られ
ている。
【０００４】従来例によるこの種の半導体ウエハにおけ
るＴＥＧパターン領域の概要を図７に示し、また、当該
ＴＥＧパターン領域内でのモニタ装置用の１素子の配置
構成を図８に示してある。
るＴＥＧパターン領域の概要を図７に示し、また、当該
ＴＥＧパターン領域内でのモニタ装置用の１素子の配置
構成を図８に示してある。
【０００５】これらの図７，および図８に示す従来のＴ
ＥＧパターン領域の構成において、ＴＥＧパターン領域
３は、先にも述べたように、各半導体チップ２毎に対応
して形成されるもので、その理由の１つは、当該ＴＥＧ
パターン領域３の形成に際して、ステッパーによる露光
がなされるようになったこと，およびウエハ口径の増大
に伴い、当該ウエハ中での電気的特性の面内分布が必要
になったことなどのためである。
ＥＧパターン領域の構成において、ＴＥＧパターン領域
３は、先にも述べたように、各半導体チップ２毎に対応
して形成されるもので、その理由の１つは、当該ＴＥＧ
パターン領域３の形成に際して、ステッパーによる露光
がなされるようになったこと，およびウエハ口径の増大
に伴い、当該ウエハ中での電気的特性の面内分布が必要
になったことなどのためである。
【０００６】こゝで、当該従来例の各図中，符号２１は
半導体チップ２中に形成される各素子の電気的特性をモ
ニタするためテスト用の素子を示しており、この場合は
、３端子を有するトランジスタである。また、２２は当
該テスト用トランジスタ２１に対し、アルミ配線２３に
より接続されて電極となるそれぞれにアルミパッドであ
り、これらの各アルミパッド２２には、評価装置，いわ
ゆるテスター（図示省略）の端子に接続された検出針２
４を接触させ得るようになっている。なお、この場合，
前記ＴＥＧパターン領域３の面積としては、その品種に
よっても異なるが、おゝよそ８０００μｍ ×５０００
μｍ 程度の大きさに設定され、かつ前記各アルミパッ
ド２２の面積は、最小で １００μｍ × １００μｍ
程度の大きさに設定される。
半導体チップ２中に形成される各素子の電気的特性をモ
ニタするためテスト用の素子を示しており、この場合は
、３端子を有するトランジスタである。また、２２は当
該テスト用トランジスタ２１に対し、アルミ配線２３に
より接続されて電極となるそれぞれにアルミパッドであ
り、これらの各アルミパッド２２には、評価装置，いわ
ゆるテスター（図示省略）の端子に接続された検出針２
４を接触させ得るようになっている。なお、この場合，
前記ＴＥＧパターン領域３の面積としては、その品種に
よっても異なるが、おゝよそ８０００μｍ ×５０００
μｍ 程度の大きさに設定され、かつ前記各アルミパッ
ド２２の面積は、最小で １００μｍ × １００μｍ
程度の大きさに設定される。
【０００７】しかして、前記構成によるＴＥＧパターン
領域３を利用してなされるテスト用トランジスタ２１の
電気的特性の評価は、当該テスト用トランジスタ２１に
接続される各アルミパッド２２に対して、個々の検出針
２４をそれぞれに接触させることで電気的に接続させた
状態で、各検出針２４を通したテスターからの信号，例
えば、電圧，電流をテスト用トランジスタ２１に印加さ
せると共に、このときのテスト用トランジスタ２１の状
態をテスター側でモニタすることによって行なうのであ
る。
領域３を利用してなされるテスト用トランジスタ２１の
電気的特性の評価は、当該テスト用トランジスタ２１に
接続される各アルミパッド２２に対して、個々の検出針
２４をそれぞれに接触させることで電気的に接続させた
状態で、各検出針２４を通したテスターからの信号，例
えば、電圧，電流をテスト用トランジスタ２１に印加さ
せると共に、このときのテスト用トランジスタ２１の状
態をテスター側でモニタすることによって行なうのであ
る。
【０００８】
【発明が解決しようとする課題】前記したように、各半
導体チップ２，およびこれに対応されるＴＥＧパターン
領域３の１組は、半導体ウエハ１上において、その複数
組が同時に形成されるもので、１枚の半導体ウエハ１上
に形成される個々の各半導体チップ２のチップ数を最大
限に増加させるためには、ＴＥＧパターン領域３の面積
を可及的に縮小することが望ましい。
導体チップ２，およびこれに対応されるＴＥＧパターン
領域３の１組は、半導体ウエハ１上において、その複数
組が同時に形成されるもので、１枚の半導体ウエハ１上
に形成される個々の各半導体チップ２のチップ数を最大
限に増加させるためには、ＴＥＧパターン領域３の面積
を可及的に縮小することが望ましい。
【０００９】しかしながら、前記構成による従来の場合
には、個々の各半導体チップ２に対応されるＴＥＧパタ
ーン領域３の形態が、図７からも明らかなように、テス
ト用トランジスタ２１，その入，出力部となる各アルミ
パッド２２，およびこれらの相互を接続する各アルミ配
線２３のそれぞれにつき、これらが同一の平面内に配置
されており、しかも、例えば、個々の各アルミパッド２
２については、前記のようにテスターの各検出針２４を
接触させる必要上，ある程度までの面積（最小１００μ
ｍ × １００μｍ 程度）を必要とし、かつ各アルミ
配線２３についても、その通電抵抗率などを考慮すると
き、同様に所要程度の面積が必要とされ、結果的には、
これらの占有面積の微細化，ひいては縮小化が極めて困
難なもので、１ウエハ当りのチップ数の増加を図り得な
いという問題点があった。
には、個々の各半導体チップ２に対応されるＴＥＧパタ
ーン領域３の形態が、図７からも明らかなように、テス
ト用トランジスタ２１，その入，出力部となる各アルミ
パッド２２，およびこれらの相互を接続する各アルミ配
線２３のそれぞれにつき、これらが同一の平面内に配置
されており、しかも、例えば、個々の各アルミパッド２
２については、前記のようにテスターの各検出針２４を
接触させる必要上，ある程度までの面積（最小１００μ
ｍ × １００μｍ 程度）を必要とし、かつ各アルミ
配線２３についても、その通電抵抗率などを考慮すると
き、同様に所要程度の面積が必要とされ、結果的には、
これらの占有面積の微細化，ひいては縮小化が極めて困
難なもので、１ウエハ当りのチップ数の増加を図り得な
いという問題点があった。
【００１０】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところは
、ＴＥＧパターン領域の縮小化を図って、１ウエハ当り
のチップ数を増加し得るようにした，この種の半導体チ
ップにおけるモニタ装置用素子構造を提供することであ
る。
消するためになされたもので、その目的とするところは
、ＴＥＧパターン領域の縮小化を図って、１ウエハ当り
のチップ数を増加し得るようにした，この種の半導体チ
ップにおけるモニタ装置用素子構造を提供することであ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体チップにおけるモニタ装置用
素子構造は、ＴＥＧパターン領域内にあって、テスト用
素子，その入，出力部となる各電極，およびこれらの相
互を接続する各配線のそれぞれを多層構造的に形成した
ものである。
に、この発明に係る半導体チップにおけるモニタ装置用
素子構造は、ＴＥＧパターン領域内にあって、テスト用
素子，その入，出力部となる各電極，およびこれらの相
互を接続する各配線のそれぞれを多層構造的に形成した
ものである。
【００１２】すなわち、この発明は、半導体ウエハ上に
複数組の半導体チップとテスト・エレメント・グループ
のパターン領域とを配置させ、半導体チップ内に形成さ
れる各半導体素子の電気的特性を、パターン領域内に形
成されるテスト用素子，その入，出力部となる各電極，
およびこれらの相互を接続する各配線のそれぞれによっ
て構成するモニタ装置を用いてモニタし得るようにした
装置において、前記パターン領域内でのモニタ装置の配
置構造として、少なくとも前記入，出力部としての各電
極を領域表面に配設させると共に、各配線，およびテス
ト用素子を順次に下層側へ配設させてなる多層構造に構
成したことを特徴とする半導体チップにおけるモニタ装
置用素子構造である。
複数組の半導体チップとテスト・エレメント・グループ
のパターン領域とを配置させ、半導体チップ内に形成さ
れる各半導体素子の電気的特性を、パターン領域内に形
成されるテスト用素子，その入，出力部となる各電極，
およびこれらの相互を接続する各配線のそれぞれによっ
て構成するモニタ装置を用いてモニタし得るようにした
装置において、前記パターン領域内でのモニタ装置の配
置構造として、少なくとも前記入，出力部としての各電
極を領域表面に配設させると共に、各配線，およびテス
ト用素子を順次に下層側へ配設させてなる多層構造に構
成したことを特徴とする半導体チップにおけるモニタ装
置用素子構造である。
【００１３】
【作用】従って、この発明においては、テスト・エレメ
ント・グループのパターン領域内にあって、半導体チッ
プ内に形成される各半導体素子の電気的特性をモニタす
るためのテスト用素子，その入，出力部となる各電極，
およびこれらの相互を接続する各配線のそれぞれによる
モニタ装置を、少なくとも入，出力部としての各電極が
領域表面に配設されて、かつ各配線，およびテスト用素
子が順次に下層側へ配設される多層構造に構成したから
、パターン領域内における占有表面積の節減，ひいては
その縮小化が可能になる。
ント・グループのパターン領域内にあって、半導体チッ
プ内に形成される各半導体素子の電気的特性をモニタす
るためのテスト用素子，その入，出力部となる各電極，
およびこれらの相互を接続する各配線のそれぞれによる
モニタ装置を、少なくとも入，出力部としての各電極が
領域表面に配設されて、かつ各配線，およびテスト用素
子が順次に下層側へ配設される多層構造に構成したから
、パターン領域内における占有表面積の節減，ひいては
その縮小化が可能になる。
【００１４】
【実施例】以下，この発明に係る半導体チップにおける
モニタ装置用素子構造の一実施例につき、図１ないし図
４を参照して詳細に説明する。
モニタ装置用素子構造の一実施例につき、図１ないし図
４を参照して詳細に説明する。
【００１５】図１はこの実施例の半導体チップにおける
モニタ装置用素子構造を適用したＴＥＧパターン領域の
概要を示す平面パターン図、図２は同上ＴＥＧパターン
領域内での１つのテスト用素子の配置構成を拡大して示
す平面説明図であり、図３，および図４は同上図２のＡ
−Ａ，およびＢ−Ｂ線部における概要構成を模式的に示
すそれぞれに断面図である。これらの実施例各図におい
て、前記従来例各図と同一符号は同一または相当部分を
示す。
モニタ装置用素子構造を適用したＴＥＧパターン領域の
概要を示す平面パターン図、図２は同上ＴＥＧパターン
領域内での１つのテスト用素子の配置構成を拡大して示
す平面説明図であり、図３，および図４は同上図２のＡ
−Ａ，およびＢ−Ｂ線部における概要構成を模式的に示
すそれぞれに断面図である。これらの実施例各図におい
て、前記従来例各図と同一符号は同一または相当部分を
示す。
【００１６】これらの図１ないし図４に示す実施例構成
の場合、前記したＴＥＧパターン領域３内は、 ｐ型の
単結晶シリコン基板１１，ＳｉＯ２などの第１の層間絶
縁膜１２，およびＢＰＳＧなどの第２の層間絶縁膜１３
の３層構造にされており、モニタ装置１０は、これらの
各層１１，１２，１３上に多層構造によって、次のよう
に高集積化して構成される。
の場合、前記したＴＥＧパターン領域３内は、 ｐ型の
単結晶シリコン基板１１，ＳｉＯ２などの第１の層間絶
縁膜１２，およびＢＰＳＧなどの第２の層間絶縁膜１３
の３層構造にされており、モニタ装置１０は、これらの
各層１１，１２，１３上に多層構造によって、次のよう
に高集積化して構成される。
【００１７】すなわち，まず、前記 ｐ型の単結晶シリ
コン基板１１上にあっては、テスト用素子，こゝでは、
公知構造によるゲート酸化膜を介したゲート電極１５，
およびｎ＋型のソース・ドレイン領域１６，１７からな
るテスト用トランジスタ１４（従来のテスト用トランジ
スタ２１に対応）を形成させ、ついで、前記第１の層間
絶縁膜１２上にあっては、このテスト用トランジスタ１
４の各部からコンタクトホールを通して取り出されたそ
れぞれの各配線，こゝでは、各ポリシリコン配線１８（
従来の各アルミ配線２３に対応）をそれぞれに形成させ
、さらに、前記第２の層間絶縁膜１３上，換言すると、
ＴＥＧパターン領域３の表面上にあっては、これらの各
ポリシリコン配線１８にスルーホールを通して接続され
るそれぞれの各電極，こゝでは、各アルミパッド１９（
従来の各アルミパッド２２に対応）をそれぞれに形成さ
せるのである。
コン基板１１上にあっては、テスト用素子，こゝでは、
公知構造によるゲート酸化膜を介したゲート電極１５，
およびｎ＋型のソース・ドレイン領域１６，１７からな
るテスト用トランジスタ１４（従来のテスト用トランジ
スタ２１に対応）を形成させ、ついで、前記第１の層間
絶縁膜１２上にあっては、このテスト用トランジスタ１
４の各部からコンタクトホールを通して取り出されたそ
れぞれの各配線，こゝでは、各ポリシリコン配線１８（
従来の各アルミ配線２３に対応）をそれぞれに形成させ
、さらに、前記第２の層間絶縁膜１３上，換言すると、
ＴＥＧパターン領域３の表面上にあっては、これらの各
ポリシリコン配線１８にスルーホールを通して接続され
るそれぞれの各電極，こゝでは、各アルミパッド１９（
従来の各アルミパッド２２に対応）をそれぞれに形成さ
せるのである。
【００１８】つまり、これを要するに、この実施例装置
においては、前記パターン領域３内でのモニタ装置１０
の配置構造として、少なくとも前記入，出力部としての
各アルミパッド１９を領域表面に配設させると共に、各
ポリシリコン配線１８，およびテスト用トランジスタ１
４を順次に下層側へ配設させてなる多層構造に構成する
ものであり、これらの各構成は、従来における多層構造
をもった半導体デバイスと同時に同様の手段で極めて容
易に製造し得るのである。
においては、前記パターン領域３内でのモニタ装置１０
の配置構造として、少なくとも前記入，出力部としての
各アルミパッド１９を領域表面に配設させると共に、各
ポリシリコン配線１８，およびテスト用トランジスタ１
４を順次に下層側へ配設させてなる多層構造に構成する
ものであり、これらの各構成は、従来における多層構造
をもった半導体デバイスと同時に同様の手段で極めて容
易に製造し得るのである。
【００１９】そして、この実施例によるモニタ装置１０
においても、前記した従来の場合と全く同様に、ＴＥＧ
パターン領域３を利用してなされるテスト用トランジス
タ１１の電気的特性の評価は、当該テスト用トランジス
タ１１に接続される各アルミパッド１９に対して、個々
の検出針２４をそれぞれに接触させることで電気的に接
続させた状態で、各検出針２４を通したテスターからの
信号，例えば、電圧，電流をテスト用トランジスタ１１
に印加させると共に、このときのテスト用トランジスタ
１１の状態をテスター側でモニタすることによって容易
に行ない得るのである。
においても、前記した従来の場合と全く同様に、ＴＥＧ
パターン領域３を利用してなされるテスト用トランジス
タ１１の電気的特性の評価は、当該テスト用トランジス
タ１１に接続される各アルミパッド１９に対して、個々
の検出針２４をそれぞれに接触させることで電気的に接
続させた状態で、各検出針２４を通したテスターからの
信号，例えば、電圧，電流をテスト用トランジスタ１１
に印加させると共に、このときのテスト用トランジスタ
１１の状態をテスター側でモニタすることによって容易
に行ない得るのである。
【００２０】従って、この実施例構成の場合には、モニ
タ装置１０を高集積化による多層構造にすることで、Ｔ
ＥＧパターン領域３内において各ポリシリコン配線１８
，およびテスト用トランジスタ１４の占める相応の面積
を効果的に節減できて、最終的には、当該ＴＥＧパター
ン領域３を各アルミパッド１９の配設に必要な面積程度
までの微細化，縮小化し得るのである。ちなみに、本発
明者の実験に徴するに、同一素子数の従来例に比較する
とき、この実施例では、ＴＥＧパターン領域３の面積を
おゝよそ２／３程度以下まで縮小し得ることを確認し得
た。
タ装置１０を高集積化による多層構造にすることで、Ｔ
ＥＧパターン領域３内において各ポリシリコン配線１８
，およびテスト用トランジスタ１４の占める相応の面積
を効果的に節減できて、最終的には、当該ＴＥＧパター
ン領域３を各アルミパッド１９の配設に必要な面積程度
までの微細化，縮小化し得るのである。ちなみに、本発
明者の実験に徴するに、同一素子数の従来例に比較する
とき、この実施例では、ＴＥＧパターン領域３の面積を
おゝよそ２／３程度以下まで縮小し得ることを確認し得
た。
【００２１】
【発明の効果】以上、実施例によって詳述したように、
この発明によれば、半導体ウエハ上に複数組の半導体チ
ップとテスト・エレメント・グループのパターン領域と
を配置させ、半導体チップ内に形成される各半導体素子
の電気的特性を、パターン領域内に形成されるテスト用
素子，その入，出力部となる各電極，およびこれらの相
互を接続する各配線のそれぞれによって構成するモニタ
装置を用いてモニタし得るようにした装置において、パ
ターン領域内でのモニタ装置の配置構造に関し、少なく
とも入，出力部としての各電極を領域表面に配設させた
状態で、各配線，およびテスト用素子を順次に下層側へ
配設させることにより、これを高集積化による多層構造
に構成したから、従来のように、これらを同一の平面内
に配置構成するものとは異なって、パターン領域内にお
ける相応の占有面積を効果的に節減でき、最終的には、
当該パターン領域を各電極の配設に必要な面積程度まで
の微細化，縮小化が可能になるもので、結果的に、１ウ
エハ当りのチップ数の増加し得るという優れた特長があ
る。
この発明によれば、半導体ウエハ上に複数組の半導体チ
ップとテスト・エレメント・グループのパターン領域と
を配置させ、半導体チップ内に形成される各半導体素子
の電気的特性を、パターン領域内に形成されるテスト用
素子，その入，出力部となる各電極，およびこれらの相
互を接続する各配線のそれぞれによって構成するモニタ
装置を用いてモニタし得るようにした装置において、パ
ターン領域内でのモニタ装置の配置構造に関し、少なく
とも入，出力部としての各電極を領域表面に配設させた
状態で、各配線，およびテスト用素子を順次に下層側へ
配設させることにより、これを高集積化による多層構造
に構成したから、従来のように、これらを同一の平面内
に配置構成するものとは異なって、パターン領域内にお
ける相応の占有面積を効果的に節減でき、最終的には、
当該パターン領域を各電極の配設に必要な面積程度まで
の微細化，縮小化が可能になるもので、結果的に、１ウ
エハ当りのチップ数の増加し得るという優れた特長があ
る。
【図１】この発明の一実施例による半導体チップにおけ
るモニタ装置用素子構造を適用したＴＥＧパターン領域
の概要を示す平面パターン図である。
るモニタ装置用素子構造を適用したＴＥＧパターン領域
の概要を示す平面パターン図である。
【図２】同上ＴＥＧパターン領域内での１つのモニタ装
置用素子構造の配置構成を拡大して示す平面説明図であ
る。
置用素子構造の配置構成を拡大して示す平面説明図であ
る。
【図３】同上図２のＡ−Ａ線部における概要構成を模式
的に示す断面図である。
的に示す断面図である。
【図４】同上図２のＢ−Ｂ線部における概要構成を模式
的に示す断面図である。
的に示す断面図である。
【図５】一般的な半導体ウエハ上における複数組の半導
体チップとＴＥＧパターン領域との配置構成を示す平面
パターン図である。
体チップとＴＥＧパターン領域との配置構成を示す平面
パターン図である。
【図６】同上個々の半導体チップとＴＥＧパターン領域
との組合せ配置の態様を拡大して示す平面説明図である
。
との組合せ配置の態様を拡大して示す平面説明図である
。
【図７】従来例による半導体チップにおけるモニタ装置
用素子構造を適用したＴＥＧパターン領域の概要を示す
平面パターン図である。
用素子構造を適用したＴＥＧパターン領域の概要を示す
平面パターン図である。
【図８】同上ＴＥＧパターン領域内での１つのモニタ装
置用素子構造の配置構成を拡大して示す平面説明図であ
る。
置用素子構造の配置構成を拡大して示す平面説明図であ
る。
１ 半導体ウエハ
２ 半導体チップ
３ ＴＥＧパターン領域（テスト・エレメント・グル
ープのパターン領域） １０ モニタ装置 １１ ｐ型の単結晶シリコン基板 １２ 第１の層間絶縁膜 １３ 第２の層間絶縁膜 １４ テスト用トランジスタ（テスト用素子）１５
ゲート電極 １６，１７ ｎ＋型のソース・ドレイン領域１８
ポリシリコン配線（配線） １９ アルミパッド（電極）
ープのパターン領域） １０ モニタ装置 １１ ｐ型の単結晶シリコン基板 １２ 第１の層間絶縁膜 １３ 第２の層間絶縁膜 １４ テスト用トランジスタ（テスト用素子）１５
ゲート電極 １６，１７ ｎ＋型のソース・ドレイン領域１８
ポリシリコン配線（配線） １９ アルミパッド（電極）
Claims (1)
- 【請求項１】 半導体ウエハ上にあって、複数組の半
導体チップとテスト・エレメント・グループのパターン
領域とを配置させ、半導体チップ内に形成される各半導
体素子の電気的特性を、パターン領域内に形成されるテ
スト用素子，その入，出力部となる各電極，およびこれ
らの相互を接続する各配線のそれぞれによって構成する
モニタ装置によりモニタし得るようにした装置において
、前記パターン領域内でのモニタ装置の配置構造として
、少なくとも前記入，出力部としての各電極を領域表面
に配設させると共に、各配線，およびテスト用素子を順
次に下層側へ配設させてなる多層構造に構成したことを
特徴とする半導体チップにおけるモニタ装置用素子構造
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178691A JPH04365347A (ja) | 1991-06-13 | 1991-06-13 | 半導体チップにおけるモニタ装置用素子構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178691A JPH04365347A (ja) | 1991-06-13 | 1991-06-13 | 半導体チップにおけるモニタ装置用素子構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365347A true JPH04365347A (ja) | 1992-12-17 |
Family
ID=15300132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14178691A Pending JPH04365347A (ja) | 1991-06-13 | 1991-06-13 | 半導体チップにおけるモニタ装置用素子構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365347A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923048A (en) * | 1996-05-30 | 1999-07-13 | Nec Corporation | Semiconductor integrated circuit device with test element |
| WO2000019222A3 (de) * | 1998-09-30 | 2000-06-08 | Siemens Ag | Halbleiterschaltkreis mit integrierter selbsttestschaltung |
| KR100294543B1 (ko) * | 1997-08-07 | 2001-11-26 | 다니구찌 이찌로오, 기타오카 다카시 | 모니터 장치용 패턴을 가지는 반도체 장치 |
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
| US8679714B2 (en) | 2009-09-14 | 2014-03-25 | Ricoh Company, Ltd. | Toner, developer, and image forming method |
| US8900784B2 (en) | 2011-05-20 | 2014-12-02 | Ricoh Company, Ltd. | Toner, developer, toner container, image forming apparatus, image forming method, and process cartridge |
-
1991
- 1991-06-13 JP JP14178691A patent/JPH04365347A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923048A (en) * | 1996-05-30 | 1999-07-13 | Nec Corporation | Semiconductor integrated circuit device with test element |
| KR100294543B1 (ko) * | 1997-08-07 | 2001-11-26 | 다니구찌 이찌로오, 기타오카 다카시 | 모니터 장치용 패턴을 가지는 반도체 장치 |
| WO2000019222A3 (de) * | 1998-09-30 | 2000-06-08 | Siemens Ag | Halbleiterschaltkreis mit integrierter selbsttestschaltung |
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
| US8679714B2 (en) | 2009-09-14 | 2014-03-25 | Ricoh Company, Ltd. | Toner, developer, and image forming method |
| US8900784B2 (en) | 2011-05-20 | 2014-12-02 | Ricoh Company, Ltd. | Toner, developer, toner container, image forming apparatus, image forming method, and process cartridge |
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