JPH02296348A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02296348A JPH02296348A JP1116102A JP11610289A JPH02296348A JP H02296348 A JPH02296348 A JP H02296348A JP 1116102 A JP1116102 A JP 1116102A JP 11610289 A JP11610289 A JP 11610289A JP H02296348 A JPH02296348 A JP H02296348A
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- JP
- Japan
- Prior art keywords
- film
- capacitance
- interlayer insulating
- bonding pad
- insulating film
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に層間絶縁膜の膜厚、膜
質等の管理を可能にした半導体装置に関する。
質等の管理を可能にした半導体装置に関する。
従来、半導体装置、特に半導体集積回路装置においては
、ＭＯＳ）ランジスタ バイポーラトランジスタ、或い
は抵抗等と同時に、半導体基板上に形成される集積回路
の周辺部に単独の特性検査パターンを作成している。そ
して、これらの単独の特性検査パターンを電気的に測定
することにより半導体装置を形成するウェハ作製プｌロ
セスの良否を判定している。
、ＭＯＳ）ランジスタ バイポーラトランジスタ、或い
は抵抗等と同時に、半導体基板上に形成される集積回路
の周辺部に単独の特性検査パターンを作成している。そ
して、これらの単独の特性検査パターンを電気的に測定
することにより半導体装置を形成するウェハ作製プｌロ
セスの良否を判定している。
（発明が解決しようとする課題）
上述した従来のウェハ作製プロセスの良否判定は、検査
用トランジスタの特性の良否のみを判断基準としている
が、実際の半導体装置では配線層の層間絶縁膜の容量や
膜厚、膜質の変化で伝達遅延時間やリーク電流に特性変
動が生じ易く、更には半導体装置の歩留りに影響を及ば
ず。そこで、従来ではこれら層間絶縁膜の膜厚を膜厚測
定器等で測定してその管理を行っている。
用トランジスタの特性の良否のみを判断基準としている
が、実際の半導体装置では配線層の層間絶縁膜の容量や
膜厚、膜質の変化で伝達遅延時間やリーク電流に特性変
動が生じ易く、更には半導体装置の歩留りに影響を及ば
ず。そこで、従来ではこれら層間絶縁膜の膜厚を膜厚測
定器等で測定してその管理を行っている。
しかしながら、このような管理では層間絶縁膜における
誘電率の変化による容量変動や、膜質変化による耐圧変
化、リーク電流の発生が発見できないという問題がある
。
誘電率の変化による容量変動や、膜質変化による耐圧変
化、リーク電流の発生が発見できないという問題がある
。
このため、容量測定素子を新たに作製し、この容量測定
素子により容量変動や耐圧変化等を測定する対策が考え
られているが、この容量測定素子をチップ内の空領域に
配置するのは回路レイアウトに制約を与えることになる
。また、このような容量測定に際しては大きな平行平板
コンデンサを作製すれば測定精度や信頼性が向上できる
が、回路に関係ない大きなパターンはチップ上の有効面
積減少につながるという問題がある。
素子により容量変動や耐圧変化等を測定する対策が考え
られているが、この容量測定素子をチップ内の空領域に
配置するのは回路レイアウトに制約を与えることになる
。また、このような容量測定に際しては大きな平行平板
コンデンサを作製すれば測定精度や信頼性が向上できる
が、回路に関係ない大きなパターンはチップ上の有効面
積減少につながるという問題がある。
本発明はチップ面積を増大させることなく眉間絶縁膜の
容量変動や耐圧変化、リーク電流等を測定して眉間絶縁
膜の管理を可能にし半導体装置を提供することを目的と
する。
容量変動や耐圧変化、リーク電流等を測定して眉間絶縁
膜の管理を可能にし半導体装置を提供することを目的と
する。
本発明の半導体装置は、半導体装置のボンディングパッ
ドの下側に、層間絶縁膜を介して１層以上の導電膜を形
成しており、これらホンディングパッドと導電膜との間
の容量或いは導電膜相互間の容量を測定可能に構成して
いる。
ドの下側に、層間絶縁膜を介して１層以上の導電膜を形
成しており、これらホンディングパッドと導電膜との間
の容量或いは導電膜相互間の容量を測定可能に構成して
いる。
例えば、ボンディングバットを第２層配線金属膜で形成
し、この下側領域に多結晶シリコン膜第１層間絶縁膜、
第１層配線金属膜、第２層間絶縁膜を順次積層形成する
。そして、多結晶シリコン膜及び第１層配線金属膜のう
ち、少なくとも第１層配線金属膜の一部を容量測定端子
として平面方向に延長して形成している。
し、この下側領域に多結晶シリコン膜第１層間絶縁膜、
第１層配線金属膜、第２層間絶縁膜を順次積層形成する
。そして、多結晶シリコン膜及び第１層配線金属膜のう
ち、少なくとも第１層配線金属膜の一部を容量測定端子
として平面方向に延長して形成している。
この場合、容量測定端子を半導体ウェハのスクライブ領
域に配設することが好ましい。
域に配設することが好ましい。
上述した構成では、ボンディングバット及びこのボンデ
ィングパッドの下側に形成した導電膜を利用して層間絶
縁膜の容量を測定し、層間絶縁膜の容量変動や耐圧変動
、 リーク特性を工程管理を可能とする。
ィングパッドの下側に形成した導電膜を利用して層間絶
縁膜の容量を測定し、層間絶縁膜の容量変動や耐圧変動
、 リーク特性を工程管理を可能とする。
また、導電膜をボンディングパッドの下側に設けること
で、容量測定素子の配設による素子面積の増大を防止す
る。
で、容量測定素子の配設による素子面積の増大を防止す
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ線に沿う縦断面図である。
Ａ−Ａ線に沿う縦断面図である。
第１回において、図は半導体装置の平面一部を示してお
り、領域８はチップ有効面積領域、領域９は隣接するチ
ップ有効面積領域８間に設けたスクライブ領域である。
り、領域８はチップ有効面積領域、領域９は隣接するチ
ップ有効面積領域８間に設けたスクライブ領域である。
また、チップ有効面積領域８の周辺部には、第２層配線
金属膜でボンディングパッド７を形成し、このボンディ
ングパッド７の下側に多結晶シリコン膜３と第１層配線
金属膜５をそれぞれ形成している。
金属膜でボンディングパッド７を形成し、このボンディ
ングパッド７の下側に多結晶シリコン膜３と第１層配線
金属膜５をそれぞれ形成している。
第２図に併せて示すように、半導体基板１上に形成され
たフィールド酸化膜２の上に、ボンディングパッド７と
相似形でかつボンディングパッド７より大きな多結晶シ
リコン膜３を形成している。
たフィールド酸化膜２の上に、ボンディングパッド７と
相似形でかつボンディングパッド７より大きな多結晶シ
リコン膜３を形成している。
この多結晶シリコン膜３の一部はスクライブ領域９まで
延長され、その先端に容量測定端子３ａを形成している
。なお、第１図に示すようＧこ、一部の多結晶シリコン
膜３では容量測定端子３ａば設けてはいない。
延長され、その先端に容量測定端子３ａを形成している
。なお、第１図に示すようＧこ、一部の多結晶シリコン
膜３では容量測定端子３ａば設けてはいない。
また、この多結晶シリコン膜３」二に第１層間絶縁膜４
を形成し、この第１層間絶縁膜４」二でかつ前記多結晶
シリコン膜３上には、ボンディングバット６と相似形で
かつボンディングパッド６より大きく、多結晶シリコン
膜３より小さなパターンの第１層配線金属膜５を形成し
ている。この第１層配線金属膜５の一部は前記スクライ
ブ領域１０にまで延長され、その先端に容量測定端子３
ｂを形成している。
を形成し、この第１層間絶縁膜４」二でかつ前記多結晶
シリコン膜３上には、ボンディングバット６と相似形で
かつボンディングパッド６より大きく、多結晶シリコン
膜３より小さなパターンの第１層配線金属膜５を形成し
ている。この第１層配線金属膜５の一部は前記スクライ
ブ領域１０にまで延長され、その先端に容量測定端子３
ｂを形成している。
そして、この第１層配線金属膜５の上に第２Ｎ間絶縁膜
６を形成し、この第２層間絶縁膜６−１１でかつ第１層
配線膜５の一部に第２層配線金属膜からなる前記ボンデ
ィングバット７が形成されている。
６を形成し、この第２層間絶縁膜６−１１でかつ第１層
配線膜５の一部に第２層配線金属膜からなる前記ボンデ
ィングバット７が形成されている。
なお、このボンディングパッド７は、チップ有効面積領
域８内に形成した図外の集積回路素子に電気接続してい
ることは言うまでもない。
域８内に形成した図外の集積回路素子に電気接続してい
ることは言うまでもない。
乙の構成によれば、第１図におけるＢ１のボンディング
バンド７においては、ブローバ等の測定針を容量測定端
子３ｂとボンディングバ・ノド７とに接続することで、
第１層配線金属膜５とボンディングバット７間の容量、
即ち第２層間絶縁膜６を挟んだ第１層配線金属膜５と第
２層配線金属膜７間の容量を測定することができる。ま
た、Ｂ２のボンディングバンド７においては、プローバ
等の測定針を容量測定端子３ａ、３ｂに接続することで
、第１層間絶縁膜４を挟んだ多結晶シリコン膜３と第１
層配線金属膜５間の容量が測定できる。
バンド７においては、ブローバ等の測定針を容量測定端
子３ｂとボンディングバ・ノド７とに接続することで、
第１層配線金属膜５とボンディングバット７間の容量、
即ち第２層間絶縁膜６を挟んだ第１層配線金属膜５と第
２層配線金属膜７間の容量を測定することができる。ま
た、Ｂ２のボンディングバンド７においては、プローバ
等の測定針を容量測定端子３ａ、３ｂに接続することで
、第１層間絶縁膜４を挟んだ多結晶シリコン膜３と第１
層配線金属膜５間の容量が測定できる。
したがって、半導体装置のチップ領域内に大きな面積の
容量を形成しなくとも、第１層間絶縁膜４、第２層間絶
縁膜６による容量やそのリーク特性を測定でき、チップ
面積の増大を防止する一方で層間絶縁膜の管理が可能と
なる。
容量を形成しなくとも、第１層間絶縁膜４、第２層間絶
縁膜６による容量やそのリーク特性を測定でき、チップ
面積の増大を防止する一方で層間絶縁膜の管理が可能と
なる。
以上説明したように本発明は、ボンディングパッドの下
側に層間絶縁膜を介して１層以上の導電膜を形成し、こ
のボンディングパッドと導電膜との間の容量或いは導電
膜相互間の容量を測定可能にしているので、容量測定素
子を別個に設ける必要がなく、チップサイズを大きくす
ることなく層間絶縁膜の容量、リーク時性を測定して管
理することが可能となり、半導体装置の特性の均一化。
側に層間絶縁膜を介して１層以上の導電膜を形成し、こ
のボンディングパッドと導電膜との間の容量或いは導電
膜相互間の容量を測定可能にしているので、容量測定素
子を別個に設ける必要がなく、チップサイズを大きくす
ることなく層間絶縁膜の容量、リーク時性を測定して管
理することが可能となり、半導体装置の特性の均一化。
歩留り向上を達成することができる。
第１図は本発明の一実施例の一部を示す平面図、第２図
は第１図のＡ−Ａ線に沿う縦断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・多結晶シリコン膜、３ａ、３ｂ・・・容量測定端子
、４・・・第１層間絶縁膜、５・・・第１層配線金属膜
、６・・・第２層間絶縁膜、７・・・ボンディングパッ
ド（第２層配線金属膜）、８・・・チップ有効面積領域
、９・・・スクライブ領域。
は第１図のＡ−Ａ線に沿う縦断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・多結晶シリコン膜、３ａ、３ｂ・・・容量測定端子
、４・・・第１層間絶縁膜、５・・・第１層配線金属膜
、６・・・第２層間絶縁膜、７・・・ボンディングパッ
ド（第２層配線金属膜）、８・・・チップ有効面積領域
、９・・・スクライブ領域。
Claims (1)
- 【特許請求の範囲】 １、半導体装置のボンディングパッドの下側に、層間絶
縁膜を介して１層以上の導電膜を形成し、前記ボンディ
ングパッドと導電膜との間の容量或いは導電膜相互間の
容量を測定可能に構成したことを特徴とする半導体装置
。 ２、第２層配線金属膜で形成したボンディングパッドの
下側に、多結晶シリコン膜、第１層間絶縁膜、第１層配
線金属膜、第２層間絶縁膜を順次積層形成し、前記多結
晶シリコン膜及び第１層配線金属膜のうち、少なくとも
第１層配線金属膜の一部を容量測定端子として平面方向
に延長して形成したことを特徴とする半導体装置。 ３、容量測定端子を半導体ウェハのスクライブ領域に配
設してなる特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116102A JPH02296348A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116102A JPH02296348A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296348A true JPH02296348A (ja) | 1990-12-06 |
Family
ID=14678749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116102A Pending JPH02296348A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02296348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
-
1989
- 1989-05-11 JP JP1116102A patent/JPH02296348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
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