JPH04365375A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）の微細化に伴なうキャパシタ容量を改善し得る構造
およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚しい普及によってその需要が急速に
拡大している。さらに、機能的には大規模な記憶容量を
有し、かつ高速動作が可能なものが要求されている。こ
れに伴なって、半導体記憶装置の高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイと、外部との入出力に必要な周辺回路とか
ら構成されている。図１９は、一般的なＤＲＡＭの構成
を示すブロック図である。本図において、ＤＲＡＭ５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ５１と、単位記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ５３およびカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読出すセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
およびクロック信号を発生するクロックジェネレータ５
８とを含んでいる。

【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図２０は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路図を示している。図示
されたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ　　Ｏ
ｘｉｄｅ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タと、これに接続された１個のキャパシタとから構成さ
れるいわゆる１トランジスタ１キャパシタ型のメモリセ
ルを示している。このタイプのメモリセルは構造が簡単
なためメモリセルアレイの集積度を向上させることが容
易であり、大容量のＤＲＡＭに広く用いられている。

【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。図２１は、典型的なスタックトタイプキャパシタを
有するメモリセルの断面構造図であり、たとえば特公昭
６０−２７８４号公報などに示されている。図２１を参
照して、メモリセルは１つのトランスファゲートトラン
ジスタと１つのスタックトタイプのキャパシタ（以下ス
タックトタイプキャパシタと称す）とを備える。

【０００６】トランスファゲートトランジスタは、シリ
コン基板１表面に形成された１対のソース・ドレイン領
域６とシリコン基板表面上に絶縁層を介して形成された
ゲート電極（ワード線）４とを備える。スタックトタイ
プキャパシタはゲート電極４の上部からフィールド分離
膜２の上部にまで延在し、かつその一部がソース・ドレ
イン領域６の一方側に接続された下部電極（ストレージ
ノード）１１と、下部電極１１の表面上に形成された誘
電体層１２と、さらにその表面上に形成された上部電極
（セルプレート）１３とから構成される。さらに、キャ
パシタの上部には層間絶縁層２０を介してビット線１５
が形成され、ビット線１５はビット線コンタクト部１６
を介してトランスファゲートトランジスタの他方のソー
ス・ドレイン領域６に接続されている。このスタックト
タイプキャパシタの特徴点は、キャパシタの主要部をゲ
ート電極やフィールド分離膜の上部にまで延在させるこ
とによりキャパシタの電極間の対向面積を増大させキャ
パシタ容量を確保させていることである。

【０００７】一般的に、キャパシタの容量は電極間の対
向面積に比例し、誘電体層の厚みに反比例する。したが
って、キャパシタ容量の増大という点から、キャパシタ
の電極間対向面積を増大させることが望ましい。一方、
ＤＲＡＭの高集積化に伴ないメモリセルサイズは大幅に
縮小されてきている。したがって、キャパシタ形成領域
も同様に平面的な占有面積が減少される傾向にある。し
かしながら記憶装置としてのＤＲＡＭの安定動作、信頼
性の観点から１ビットのメモリセルに蓄え得る電荷量を
減少させるわけにはいかない。このような相反する制約
条件を満たすために、キャパシタの構造はキャパシタの
平面的な占有面積を減少させ、かつ電極間の対向面積を
増大し得る構造の改良が種々の形で提案された。

【０００８】図２２は、「Ｓｙｍｐｏｓｉｕｍ　　ｏｎ
　　ＶＬＳＩ　　Ｔｅｃｈ．　　ｐ６５（１９８９）」
に掲載されたいわゆる円筒形のスタックトタイプキャパ
シタを備えたメモリセルの断面構造図である。図２２を
参照して、トランスファゲートトランジスタはその周囲
を絶縁層２２に覆われたゲート電極（ワード線）４ｃを
備える。なお、ソース・ドレイン領域は図示が省略され
ている。さらに、ワード線４ｄはその周囲を絶縁層２２
によって覆われ、かつシリコン基板１表面上にシールド
ゲート絶縁膜４１を介して形成されたシールド電極４０
の表面上に形成されている。キャパシタの下部電極１１
はゲート電極４ｃおよびワード線４ｄの表面を覆う絶縁
層２２の表面上に形成されたベース部分１１ａと、ベー
ス部分１１ａ表面から鉛直上方に円筒状に延びた円筒部
分１１ｂとから構成される。さらに、下部電極１１の表
面には誘電体層および上部電極が順次積層される（図示
せず）。円筒形スタックトタイプキャパシタは電荷蓄積
領域としてベース部分１１ａのみならず円筒部分１１ｂ
も利用することが可能であり、特にこの円筒部分１１ｂ
によってキャパシタの平面占有面積を増大させることな
くキャパシタ容量を増大することが可能となる。また、
絶縁層２２の表面上には部分的に窒化膜４２が残余する
。

【０００９】次に、図２２に示されるメモリセルの製造
工程について図２３ないし図２８を参照して説明する。

【００１０】まず図２３を参照して、シリコン基板１表
面にシールドゲート絶縁膜４１、シールド電極４０、ワ
ード線４ｃ、４ｄ、絶縁層２２および窒化膜４２を所定
の形状に形成する。

【００１１】次に、図２４を参照して、シリコン基板１
表面上に多結晶シリコン層を堆積し、所定の形状にパタ
ーニングする。これによりキャパシタの下部電極１１の
ベース部分１１ａが形成される。

【００１２】さらに、図２５を参照して、全面に絶縁層
４３を厚く形成する。そして、エッチングにより絶縁層
４３中に下部電極のベース部分１１ａに達する開口部４
４を形成する。さらに、この開口部４４の内部表面およ
び絶縁層４３の表面上に多結晶シリコン層１１０ｂを堆
積する。

【００１３】さらに、図２６を参照して、異方性エッチ
ングにより多結晶シリコン層１１０ｂを選択的にエッチ
ング除去する。これにより、キャパシタの下部電極１１
のベース部分１１ａの表面から鉛直上方に延びた円筒部
分１１ｂが形成され、下部電極１１が完成する。

【００１４】さらに、図２７に示すように、下部電極１
１の表面上に順次誘電体層１２および上部電極１３を形
成する。

【００１５】さらに、図２８に示すように、シリコン基
板１表面上の全体を層間絶縁層２０で覆った後、所定の
位置にコンタクトホールを形成し、コンタクトホールの
内部にビット線コンタクト部１６を形成する。その後層
間絶縁層２０表面上にビット線コンタクト部１６と接続
されるビット線が形成される（図示せず）。

【００１６】

【発明が解決しようとする課題】従来の円筒形スタック
トタイプキャパシタ、下部電極１１のベース部分１１ａ
を形成後、ベース部分１１ａの上に円筒部分１１ｂを形
成していた。つまり、ベース部分１１ａと円筒部分１１
ｂとを接続して下部電極１１にしていた。したがって、
ベース部分１１ａと円筒部分１１ｂとの接続部分には、
空洞や突起物などによる凹凸が生じやすかった。凹凸が
生じるとその部分に電界が集中するため、その部分にあ
る誘電体層の絶縁信頼性が劣化するという問題が生じて
いた。

【００１７】また、従来の円筒形スタックトタイプキャ
パシタは、下部電極１１のベース部分１１ａと円筒部分
１１ｂとは異なる製造工程において形成していたために
、複数の膜形成工程やマスクパターニング工程を必要と
し製造工程が複雑であった。

【００１８】この発明の目的は、誘電体層の絶縁信頼性
の劣化を防止でき、かつ所定のキャパシタ容量を備えた
キャパシタを有する半導体記憶装置を提供することであ
る。

【００１９】この発明の他の目的は、誘電体層の絶縁信
頼性の劣化を防止でき、かつ所定のキャパシタ容量を備
えたキャパシタの製造工程を簡略にできる半導体記憶装
置の製造方法を提供することである。

【００２０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、主表面を有する半導体基板と、主表面近傍に
間を隔てて形成された第１、第２不純物領域と、第１不
純物領域と第２不純物領域との間の主表面上に形成され
、主表面に電圧を印加することによりチャネルを形成す
る第１導電層と、第２不純物領域と電気的に接続された
第２導電層と、電荷蓄積部とを備えている。電荷蓄積部
は、第１不純物領域に電気的に接続され、厚みが３００
０〜８０００オングストロームの第１電極層と、第１電
極層と対向して形成された第２電極層と、第１電極層と
第２電極層との間に形成された誘電体層とを備えている
。

【００２１】第１電極層には、深さ２０００〜５０００
オングストロームで側面と底面とが一体形成された凹部
が形成され、凹部の底面と側面においても第１電極層は
誘電体層を介して第２電極層と対向している。

【００２２】請求項２に係る半導体記憶装置の製造方法
は、半導体基板の主表面上に第１導電層を形成する工程
と、第１導電層を挟むように、主表面近傍に第１、第２
不純物領域を形成する工程と、主表面上に第２不純物領
域と電気的に接続するように第２導電層を形成する工程
と、主表面上に第１不純物領域と電気的に接続するよう
に、厚さ３０００〜８０００オングストロームの第１電
極層を形成する工程と、第１電極層にエッチングを施し
、深さ２０００〜５０００オングストロームの凹部を形
成する工程と、凹部の底面と側面とを含む第１電極層の
表面上に誘電体層を形成する工程と、誘電体層の表面上
に第２電極層を形成する工程とを備えている。

【００２３】請求項３に係る半導体記憶装置の製造方法
は、請求項２に従属し、第２導電層を形成する工程と誘
電体層を形成する工程との間に、隣接する第１電極層が
形成される第１電極層形成予定領域との境界に、絶縁性
材料からなる第１電極層分離層を形成する工程と、主表
面全面上に第１不純物領域と電気的に接続するように、
厚さ３０００〜８０００オングストロームの第２電極層
を形成する工程と、第１電極層にエッチングを施し、深
さ２０００〜５０００オングストロームの凹部を形成す
るとともに、第１電極層分離層上で第１電極層を分離す
る工程と、を含んでいる。

【００２４】

【作用】請求項１に記載の半導体記憶装置においては、
電荷蓄積部の第１電極層には、底面と側面とが一体形成
された凹部が形成されている。したがって、凹部の底面
と側面との境界部には接続部が存在しないので、凹部の
底面と側面との境界部には凹凸がなく、境界部にある誘
電体層の絶縁信頼性の劣化を防止することができる。

【００２５】また、凹部の底面と側面においても、第１
電極層は誘電体層を介して第２電極層と対向しているの
で、第１電極層の平面占有面積を減少させても電荷蓄積
部の容量を所定量に保つことが可能となる。

【００２６】請求項２に記載の半導体記憶装置の製造方
法においては、エッチングによって第１電極層に凹部を
形成しているので、凹部を容易に形成することができる
。

【００２７】請求項３に記載の半導体記憶装置の製造方
法は、凹部の形成と第１電極層の分離とを同時に行なっ
ているので、製造工程を簡略化することが可能となる。 隣接する第１電極層形成予定領域との境界には第１電極
層分離層があるので、第１電極層を半導体基板の主表面
全面上に形成した際は、第１電極層分離層上では他のと
ころよりも第１電極層の厚みが小さくなっている。した
がって、第１電極層の分離と凹部の形成とを同時に行な
っても、凹部が第１不純物領域に到達する前に、第１電
極層の分離が可能となる。

【００２８】

【実施例】第１電極層の厚みを３０００〜８０００オン
グストローム、凹部の深さを２０００〜５０００オング
ストロームとした理由を以下説明していく。図２９を参
照して、サブミクロンＤＲＡＭにおいて第１電極層であ
る下部電極１１の平面占有面積を、たとえば０．５５×
１．３５＝０．７４３μｍ２　とする。また、マスクパ
ターニング工程における重ね合わせマージン等の要求か
ら、凹部２５の平面占有面積を、たとえば０．３５×０
．９５＝０．４０３μｍ２　とする。ここで、下部電極
１１の膜厚をＤ２　、凹部２５の深さをＤ１　とする。

【００２９】このとき、ＤＲＡＭの回路動作上の要求か
ら下部電極１１と上部電極（図示せず）で形成されるキ
ャパシタの容量は、たとえば３０ｆＦ以上でなくてはな
らない。したがって、

【００３０】

【数１】

【００３１】ここで、Ｄ２　が必要以上に大きいと、メ
モリセルアレイ領域とその他の部分との間に段差を生じ
、下部電極１１より上層のパターニングが困難となるた
めＤ２　はできるだけ小さい方がよい。したがって、誘
電体層の厚みが５０オングストロームのときは、Ｄ１　
≒５０００オングストローム、Ｄ２　≒６０００オング
ストロームとなる。誘電体層の種類および膜厚の範囲を
考慮すると、 ２０００オングストローム≦Ｄ１　≦５０００オングス
トローム ３０００オングストローム≦Ｄ２　≦８０００オングス
トローム が好ましい。

【００３２】以下、この発明の一実施例を図を用いて詳
細に説明する。図２は、この発明の第１の実施例による
ＤＲＡＭのメモリセルアレイの平面構造図であり、図１
は、図２中の切断線Ａ−Ａに沿った方向からの断面構造
図である。まず、主に図２を参照して、シリコン基板１
表面には行方向に平行に延びた複数のワード線４ａ、４
ｂ、４ｃ、４ｄと、列方向に互いに平行に延びた複数の
ビット線１５、１５、１５、およびワード線とビット線
との交差部近傍に配置された複数のメモリセルＭＣが形
成されている。図１および図２を参照して、メモリセル
は１つのトランスファゲートトランジスタ３と１つのキ
ャパシタ１０とから構成される。トランスファゲートト
ランジスタ３はシリコン基板１表面に形成された１対の
ソース・ドレイン領域６と、ソース・ドレイン領域６の
間に位置するシリコン基板１の表面上にゲート絶縁膜５
を介して形成されたゲート電極（ワード線）４ｂ、４ｃ
とを備える。ゲート電極４ｂ、４ｃの周囲は層間絶縁層
２０によって覆われている。さらに、トランスファゲー
トトランジスタ３が形成されたシリコン基板１表面上は
厚い層間絶縁層２０が形成されている。層間絶縁層２０
の所定領域にはトランスファゲートトランジスタ３の一
方のソース・ドレイン領域６に到達するコンタクトホー
ル１４が形成されている。

【００３３】キャパシタ１０は下部電極（ストレージノ
ード）１１と、誘電体層１２および上部電極（セルプレ
ート）１３の積層構造から構成される。下部電極１１は
コンタクトホール１４の内部表面上および層間絶縁層２
０の表面上に形成された窒化膜（図示せず）の表面上に
接して形成されている。下部電極１１の表面には、凹部
２５が形成されており、凹部２５の深さＤ１　は２００
０〜５０００オングストロームにされている。凹部２５
は、底面２６と側面２７とからなり、底面２６、側面２
７を含めて下部電極１１の表面上に誘電体層１２が形成
されている。誘電体層１２の上には、上部電極１３が形
成されている。凹部２５の底面２６、側面２７において
も下部電極１１は誘電体層１２を介し上部電極１３と対
向しているので、この部分も容量部を構成している。

【００３４】誘電体層１２としては酸化膜、窒化膜ある
いは酸化膜と窒化膜の複合膜あるいは金属酸化膜などが
用いられる。上部電極１３はメモリセルアレイのほぼ全
面を覆うように形成される。また、上部電極１３は不純
物が導入された多結晶シリコンあるいは高融点金属など
の金属層などが用いられる。上部電極１３の表面上は絶
縁層２３によって覆われる。そして、絶縁層２３表面上
には所定形状の配線層２４が形成される。

【００３５】トランスファゲートトランジスタ３の一方
側のソース・ドレイン領域６にはビット線１５が接続さ
れている。ビット線１５はキャパシタ１０の下部電極１
１の凹部２５よりも低い位置に形成されている。再び図
２を参照して、ビット線１５はビット線コンタクト部１
６においてその線幅が部分的に大きく形成されている。 また、トランスファゲートトランジスタ３のソース・ド
レイン領域６の一方側はビット線１５とコンタクトされ
る領域においてビット線１５の下部領域にまで延在して
いる。そして、この延在したソース・ドレイン領域６と
線幅が拡大されたビット線１５のコンタクト部１６によ
ってビット線とのコンタクトが形成されている。このよ
うに、ソース・ドレイン領域６とビット線１５とのコン
タクト部を相互に延長することによりコンタクトを形成
しているため、ビット線１５とトランスファゲートトラ
ンジスタの１対の不純物領域６は互いに平行に構成する
ことができる。

【００３６】また、図１を参照して、ビット線１５が凹
部２５の底面２６よりも低い位置に形成されているため
、互いに隣接するキャパシタ１０の間の分離領域１８は
可能な限り狭く構成することができる。言換えると、キ
ャパシタ１０の下部電極１１の底面２６の平面領域を拡
大することが可能となる。したがって、底面２６の平面
占有面積が拡大し、さらにその最外周に位置する側面２
７の周長も拡大することによりキャパシタ１０全体のキ
ャパシタ容量が増大する。なお、図２に示されるように
、キャパシタ１０の平面形状は長方形状に図示されてい
るが、これは模式的な表現にすぎず、実際には長方形の
角が丸まった長楕円形あるいは円筒形に形成される。

【００３７】次に、図３ないし図１３を用いて図１に示
されるメモリセルの製造工程について説明する。

【００３８】まず、図３に示すように、シリコン基板１
の主表面上の所定領域にフィールド酸化膜２およびチャ
ネルストップ領域（図示せず）が形成される。さらに、
シリコン基板１の表面に熱酸化膜５、ＣＶＤ法による多
結晶シリコン層４および酸化膜２２ａが順次形成される
。

【００３９】次に、図４に示すように、フォトリソグラ
フィおよびエッチング法を用いてワード線４ａ、４ｂ、
４ｃ、４ｄが形成される。ワード線４ａ〜４ｄの表面上
にはパターニングされた酸化膜２２ａが残余している。

【００４０】さらに、図５に示すように、ＣＶＤ法を用
いてシリコン基板１上の全面に酸化膜２２ｂを堆積する
。

【００４１】さらに、図６に示すように、酸化膜２２ｂ
に対して異方性エッチングを施すことにより、ワード線
４ａ〜４ｄの周囲に酸化膜の絶縁層２２を形成する。そ
して、絶縁層２２に覆われたワード線４ａ〜４ｄをマス
クとしてシリコン基板１表面に不純物イオン３０をイオ
ン注入し、トランスファゲートトランジスタのソース・
ドレイン領域６を形成する。

【００４２】さらに、図７に示すように、シリコン基板
１表面上に導電層、たとえばドープトポリシリコン層あ
るいは金属層、さらには金属シリサイド層等を形成し、
所定の形状にパターニングする。これによりビット線１
５およびビット線コンタクト１６が形成される。

【００４３】次に、図８に示すように、シリコン基板１
表面上に層間絶縁膜２０を形成する。さらに、図９に示
すように、層間絶縁膜２０をフォトレジストおよびエッ
チング法を用いてパターニングし、ソース・ドレイン領
域６に到達するコンタクトホール１４を形成する。

【００４４】さらに、図１０に示すように、ＣＶＤ法を
用いて厚さ３０００〜８０００オングストロームの多結
晶シリコン層１１０をコンタクトホール１４の内部表面
、層間絶縁膜２０の表面上に堆積する。

【００４５】さらに、図１１に示すように、多結晶シリ
コン層１１０表面をフォトレジストおよびエッチング法
を用いてパターニングする。これにより、多結晶シリコ
ン層１１０が分離され、各キャパシタの下部電極１１が
形成される。

【００４６】さらに、図１２に示すように、フォトレジ
ストおよびエッチング法を用いて、下部電極１１に凹部
２５を形成する。そして、下部電極１１の表面にたとえ
ば窒化膜などの誘電体層１２を形成する。

【００４７】そして、図１３に示すように、誘電体層１
２の表面上にＣＶＤ法を用いて多結晶シリコン層などの
上部電極１３を形成する。その後、絶縁層２３および配
線層２４などを形成してＤＲＡＭのメモリセルの製造工
程が完了する。

【００４８】なお、上記実施例においては１つの下部電
極１１に１つの凹部２５を形成しているが、１つの下部
電極１１に凹部２５を２つ以上形成してもよい。このよ
うにすると、下部電極１１の表面積をより大きくできる
ので、下部電極１１の平面占有面積を減少させてもキャ
パシタの容量を所定量に保つことができる。図１４は、
１つの下部電極１１に凹部２５を２つ設けた場合の実施
例を示す。図１４中の符号が示すものは、図１中の符号
が示すものと同じなので、図１４に示す実施例の構造の
説明は省略する。

【００４９】この発明の他の実施例を以下説明する。図
３〜図８の工程の後、図１５に示すように、層間絶縁膜
２０上のうち、下部電極層形成予定領域４６の境界に、
フォトレジストおよびエッチング法を用いてシリコン酸
化膜からなるキャパシタ分離層３１を形成する。

【００５０】図１６に示すように、層間絶縁膜２０をフ
ォトレジストおよびエッチング法を用いてパターニング
し、ソース・ドレイン領域６に到達するコンタクトホー
ル１４を形成する。

【００５１】図１７に示すように、ＣＶＤ法を用いて厚
さ３０００〜８０００オングストロームの多結晶シリコ
ン層１１０をコンタクトホール１４の内部表面、層間絶
縁膜２０の表面およびキャパシタ分離層３１の表面上に
堆積する。

【００５２】図１８に示すように、多結晶シリコン層１
１０をフォトレジストおよびエッチング法を用いてパタ
ーニングして下部電極１１に分離すると同時に下部電極
１１にＤ２　で示す深さ２０００〜５０００オングスト
ロームの凹部２５を形成する。このとき、キャパシタ分
離層３１があるので、キャパシタ分離層３１上では他の
ところよりも多結晶シリコン層１１０の厚みが小さくな
っている。したがって、下部電極１１の分離と凹部２５
の形成とを同時に行なっても、凹部がソース・ドレイン
領域６に到達する前に下部電極１１の分離が終了する。 したがって、下部電極１１の分離と凹部２５の形成とを
同時に行なっても、ソース・ドレイン領域６と下部電極
１１とのコンタクトが破壊されることはない。

【００５３】次に、キャパシタ分離層３１をフッ酸等を
用いて除去し、下部電極１１の表面にたとえば窒化膜な
どの誘電体層１２を形成する。これにより図１２に示す
構造のものと同様のものが得られる。以後の工程は先ほ
ど説明した一実施例と同様なのでその説明を省略する。

【００５４】

【発明の効果】この発明に従った半導体記憶装置におい
ては、電荷蓄積部の第１電極には、底面と側面とが一体
形成された凹部が形成され、凹部の底面と側面において
も第１電極層は誘電体層を介して第２電極層と対向する
ようにされている。したがって、電荷蓄積部の容量を所
定量に保ちながらも誘電体層の絶縁信頼性の劣化を防止
することが可能となる。

【００５５】この発明に従った半導体記憶装置の製造方
法においては、エッチングによって第１電極層に凹部を
形成しているので、凹部を容易に形成することができ、
半導体記憶装置の製造工程の容易化を図ることが可能と
なる。

【図面の簡単な説明】

【図１】図２中の切断線Ａ−Ａに沿った方向からの断面
構造図である。

【図２】この発明に従った半導体記憶装置の一実施例の
平面構造図である。

【図３】この発明に従った半導体記憶装置の製造方法の
一実施例の第１工程を示す工程図である。

【図４】この発明に従った半導体記憶装置の製造方法の
一実施例の第２工程を示す工程図である。

【図５】この発明に従った半導体記憶装置の製造方法の
一実施例の第３工程を示す工程図である。

【図６】この発明に従った半導体記憶装置の製造方法の
一実施例の第４工程を示す工程図である。

【図７】この発明に従った半導体記憶装置の製造方法の
一実施例の第５工程を示す工程図である。

【図８】この発明に従った半導体記憶装置の製造方法の
一実施例の第６工程を示す工程図である。

【図９】この発明に従った半導体記憶装置の製造方法の
一実施例の第７工程を示す工程図である。

【図１０】この発明に従った半導体記憶装置の製造方法
の一実施例の第８工程を示す工程図である。

【図１１】この発明に従った半導体記憶装置の製造方法
の一実施例の第９工程を示す工程図である。

【図１２】この発明に従った半導体記憶装置の製造方法
の一実施例の第１０工程を示す工程図である。

【図１３】この発明に従った半導体記憶装置の製造方法
の一実施例の第１１工程を示す工程図である。

【図１４】この発明に従った半導体記憶装置の他の実施
例の断面図である。

【図１５】この発明に従った半導体記憶装置の製造方法
の他の実施例の第１工程を示す工程図である。

【図１６】この発明に従った半導体記憶装置の製造方法
の他の実施例の第２工程を示す工程図である。

【図１７】この発明に従った半導体記憶装置の製造方法
の他の実施例の第３工程を示す工程図である。

【図１８】この発明に従った半導体記憶装置の製造方法
の他の実施例の第４工程を示す工程図である。

【図１９】従来のＤＲＡＭのブロック図である。

【図２０】従来のＤＲＡＭのメモリセルの等価回路図で
る。

【図２１】従来の一例を示すＤＲＡＭのスタックトタイ
プキャパシタを備えたメモリセルの断面構造図である。

【図２２】従来の他の例を示すＤＲＡＭのメモリセルの
断面構造図である。

【図２３】図２２に示すメモリセルの製造方法の第１工
程を示す工程図である。

【図２４】図２２に示すメモリセルの製造方法の第２工
程を示す工程図である。

【図２５】図２２に示すメモリセルの製造方法の第３工
程を示す工程図である。

【図２６】図２２に示すメモリセルの製造方法の第４工
程を示す工程図である。

【図２７】図２２に示すメモリセルの製造方法の第５工
程を示す工程図である。

【図２８】図２２に示すメモリセルの製造方法の第６工
程を示す工程図である。

【図２９】下部電極の厚みの範囲、凹部の深さの範囲を
説明するための下部電極の斜視図である。

【図３０】下部電極の厚みの範囲、凹部の深さの範囲を
説明するためのグラフである。

【符号の説明】

１　　シリコン基板 ４ｂ、４ｃ　　ゲート電極 ６　　ソース・ドレイン領域 １１　　下部電極 １２　　誘電体層 １３　　上部電極 １５　　ビット線 ２５　　凹部 ２６　　底面 ２７　　側面

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　情報の記憶を電荷の蓄積の形で行なう
   半導体記憶装置であって、主表面を有する半導体基板と
   、前記主表面近傍に間を隔てて形成された第１、第２不
   純物領域と、前記第１不純物領域と前記第２不純物領域
   との間の前記主表面上に形成され、前記主表面に電圧を
   印加することによりチャネルを形成する第１導電層と、
   前記第２不純物領域と電気的に接続された第２導電層と
   、前記第１不純物領域に電気的に接続され、厚みが３０
   ００〜８０００オングストロームの第１電極層と、前記
   第１電極層と対向して形成された第２電極層と、前記第
   １電極層と前記第２電極層との間に形成された誘電体層
   とを備えた電荷蓄積部と、を備え、前記第１電極層には
   、深さ２０００〜５０００オングストロームで底面と側
   面とが一体形成された凹部が形成され、前記凹部の底面
   と側面においても前記第１電極層は前記誘電体層を介し
   て前記第２導電層と対向している、半導体記憶装置。
2. 【請求項２】　　情報の記憶を電荷の蓄積の形で行なう
   半導体記憶装置の製造方法であって、半導体基板の主表
   面上に第１導電層を形成する工程と、前記第１導電層を
   挟むように、前記主表面近傍に第１、第２不純物領域を
   形成する工程と、前記主表面上に前記第２不純物領域と
   電気的に接続するように第２導電層を形成する工程と、
   前記主表面上に前記第１不純物領域と電気的に接続する
   ように、厚さ３０００〜８０００オングストロームの第
   １電極層を形成する工程と、前記第１電極層にエッチン
   グを施し、深さ２０００〜５０００オングストロームの
   凹部を形成する工程と、前記凹部の底面と側面とを含む
   前記第１電極層の表面上に誘電体層を形成する工程と、
   前記誘電体層の表面上に第２電極層を形成する工程と、
   を備えた半導体記憶装置の製造方法。
3. 【請求項３】　　前記第２導電層を形成する工程と前記
   誘電体層を形成する工程との間に、隣接する前記第１電
   極層が形成される第１電極層形成予定領域との境界に絶
   縁性材料からなる第１電極層分離層を形成する工程と、
   前記主表面全面に前記第１不純物領域と電気的に接続す
   るように、厚さ３０００〜８０００オングストロームの
   第１電極層を形成する工程と、前記第１電極層にエッチ
   ングを施し、深さ２０００〜５０００オングストローム
   の凹部を形成するとともに、前記第１電極層分離層上で
   前記第１電極層を分離する工程と、を含む請求項２に記
   載の半導体記憶装置の製造方法。