JPH0436606B2 - - Google Patents

Info

Publication number
JPH0436606B2
JPH0436606B2 JP60142585A JP14258585A JPH0436606B2 JP H0436606 B2 JPH0436606 B2 JP H0436606B2 JP 60142585 A JP60142585 A JP 60142585A JP 14258585 A JP14258585 A JP 14258585A JP H0436606 B2 JPH0436606 B2 JP H0436606B2
Authority
JP
Japan
Prior art keywords
transistor
terminal
mos transistor
output
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60142585A
Other languages
English (en)
Other versions
JPS625722A (ja
Inventor
Yasuhiro Sugimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP60142585A priority Critical patent/JPS625722A/ja
Priority to US06/804,473 priority patent/US4719370A/en
Priority to EP85115755A priority patent/EP0212004B1/en
Priority to DE8585115755T priority patent/DE3582175D1/de
Publication of JPS625722A publication Critical patent/JPS625722A/ja
Publication of JPH0436606B2 publication Critical patent/JPH0436606B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、入力信号を反映するインバータ回
路に関し、特に出力に接続される負荷の高速動作
能力を向上したインバータ回路に関する。
〔発明の技術的背景とその問題点〕
最近のインバータ回路においては、出力段にバ
イポーラトランジスタとCMOSトランジスタを
混用することにより、回路を大型化することなく
容量性負荷に対して高速動作を行なうことができ
るとともに、CMOS出力回路の出力レベルと同
じ出力レベルを得ることができるものが提案され
ている（例えば特開昭59−205828号）。
第５図は特開昭59−205828号に提案されている
インバータ回路を示すものである。このような回
路構成において、例えば出力電圧をハイレベル
（電源電位VDD）からロウレベル（VSS電位、通常
OV）に反映しようとする場合には、出力電圧は
VDD電位から（VSS＋VBE2）電位（但し、VBE2はバ
イポーラNPNトランジスタ１０７のベース・エ
ミツタ間電圧）までは、バイポーラNPNトラン
ジスタ１０７により低下し、（VSS＋VBE2）電位か
らVSS電位までは、ＮチヤンネルMOSトランジス
タ１１１により低下する。
ところで、所謂TTLデジタル回路の高速動作
を維持しつつ、このようなインバータ回路を所謂
TTLデジタル回路とともに用いる場合には、一
般的にTTLデジタル回路のロウレベル出力電圧
VOLは0.4V程度であるために、出力電圧の（VSS
＋VBE2）電位からVSS電位までの低下を高速に行
なう必要がある。そのためには、Ｎチヤンネル
MOSトランジスタ１１１の大きさ（ＷとＬとの
比）を大きくしなければならない。また、出力電
圧をロウレベルからハイレベルに反転しようとす
る場合には出力電圧はＰチヤンネルMOSトラン
ジスタ１０９により（VDD−VBE1）電位（但し、
VBE1はバイポーラNPNトランジスタ１０５のベ
ース・エミツタ間電圧）からVDD電位まで上昇し
ているので、出力電圧のロウレベルからはハイレ
ベルへの反転動作を高速に行なうためには、Ｐチ
ヤンネルMOSトランジスタ１０９の大きさを大
きくしなければならない。
しかしながら、ＰチヤンネルMOSトランジス
タ１０９及びＮチヤンネルMOSトランジスタ１
１１の大きさを大きくすると、この両トランジス
タ１０９，１１１のゲート容量が増加するため
に、この両トランジスタ１０９，１１１を駆動す
るための電流駆動能力の高い駆動回路を入力端子
INに接続しなければならないという不具合が生
じ、例えば、この駆動回路をCMOSトランジス
タにより構成した場合には、駆動回路が大型化し
てしまうという問題が生じることになる。
〔発明の目的〕
この発明は、上記に鑑みてなされたもので、そ
の目的とするところは、構成の大型化を招くこと
なく、出力信号電位が少なくとも一方の電源電位
に到達するまでの反転遷移の高速化を達成し得る
インバータ回路を提供することにある。
〔発明の概要〕
上記目的を達成するために、この発明は、高位
電源と低位電源との間に直列接続されて直列接続
点を出力端子とする第１及び第２のバイポーラト
ランジスタにより出力段が構成され、入力信号を
反転出力する変換回路と、前記出力端子と低位電
源との間に接続された第１導電型の第１のMOS
トランジスタと、前記出力端子と高位電源との間
に接続された第２導電型の第２のMOSトランジ
スタと、コレクタ端子が高位電源に接続され、入
力信号により導通制御されて得られるエミツタ出
力にしたがつて前記第１及び第２のMOSトラン
ジスタを導通制御する第３のバイポーラトランジ
スタと、前記第１のMOSトランジスタのゲート
端子と低位電源との間に接続されて、入力信号が
反転された信号により導通制御される第１導電型
のMOSトランジスタとを有することを要旨とす
る。
または、高位電源と低位電源との間に直列接続
されて直流接続点を出力端子とする第１及び第２
のバイポーラトランジスタにより出力段が構成さ
れ、入力信号を反転出力する変換回路と、前記出
力端子と低位電源との間に接続された第１導電型
の第１のMOSトランジスタと、コレクタ端子が
高位電源に接続され、入力信号により導通制御さ
れて得られるエミツタ出力にしたがつて前記第１
のMOSトランジスタを導通制御する第３のバイ
ポーラトランジスタと、前記第１のMOSトラン
ジスタのゲート端子と低位電源との間に接続され
て、入力信号が反転された信号により導通制御さ
れる第１導電型のMOSトランジスタとを有する
ことを要旨とする。
〔発明の効果〕
この発明によれば、インバータ回路の出力段を
電流駆動能力の高いという特性を有するバイポー
ラトランジスタと、大きさを大きくすることによ
り電流駆動能力を高めたCMOSトランジスタと
で構成して、このCMOSトランジスタをバイポ
ーラトランジスタにより駆動するようにしたの
で、構成を著しく大型化することなく、出力信号
の反転動作において、出力信号電位の一方の電源
電位に到達するまでの反転遷移、あるいは電源電
位間の反転遷移を高速を行なうことが可能なイン
バータ回路を提供することができる。
〔発明の実施例〕
以下、図面を用いてこの発明の実施例を説明す
る。
第１図はこの発明の第１の実施例に係るインバ
ータ回路を示すものである。まず、構成を説明す
る。第１図において、１はバイポーラ、CMOS
トランジスタを混用して入力信号の反映動作を行
なう変換回路であり、この変換回路１の入力段
は、第１のＰチヤンネルMOSトランジスタ（以
下「第1PMOSトランジスタ」と呼ぶ。）３と第
１のＮチヤンネルMOSトランジスタ（以下「第
1NMOSトランジスタ」と呼ぶ。）５とにより構
成されており、第1PMOSトランジスタ３は、そ
のゲート端子が反転しようとする信号が入力され
る入力端子INに接続され、そのソース端子が例
えばVDD電位を与える電圧源VDDに接続されてい
る。第1NMOSトランジスタ５は、そのゲート端
子が前記入力端子INに接続され、そのドレイン
端子が変換した信号を出力する出力端子OUTに
接続されている。
変換回路１の出力段は、第１のバイポーラ
NPNトランジスタ（以下「第1NPNトランジス
タ」と呼ぶ。）７と第２のバイポーラN.PNトラ
ンジスタ（以下「第2NPNトランジスタ」と呼
ぶ。）９とにより構成されており、第1NPNトラ
ンジスタ７は、そのベース端子が第1PMOSトラ
ンジスタ３のドレイン端子に接続され、そのコレ
クタ端子が電圧源VDDに接続されており、そのエ
ミツタ端子が前記出力端子OUTに接続されてい
る。第2NPNトランジスタ９のベース端子は、そ
のベース端子が第1NMOSトランジスタ５のソー
ス端子に接続され、そのコレクタ端子が前記出力
端子OUTに接続されており、そのエミツタ端子
はVSS電位（通常OV）を与える電圧源VSSに接続
されている。
第３のバイポーラNPNトランジスタ（以下
「第3NPNトランジスタ」と呼ぶ。）１１は、その
ベース端子が前記入力端子INに接続され、その
コレクタ端子は電圧源VDDに接続されており、そ
のエミツタ端子と第２のＮチヤンネルMOSトラ
ンジスタ（以下「第2NMOSトランジスタ」と呼
ぶ）１９のドレイン端子との間には、ダイオード
１３，１５，１７が直列に接続されている。第
2NMOSトランジスタ１９は、そのゲート端子が
前記出力端子OUTに接続されており、そのソー
ス端子がVSS端子に接続されている。
第２のＰチヤンネルMOSトランジスタ（以下
「第2PMOSトランジスタ」と呼ぶ。」２１は、そ
のゲート端子がダイオード１５のアノード端子に
接続され、そのソース端子がVDD端子に接続され
ており、そのドレイン端子が前記出力端子OUT
に接続さている。第３のＮチヤンネルMOSトラ
ンジスタ（以下「第3NMOSトランジスタ」と呼
ぶ。）２３は、そのゲート端子が第2NMOSトラ
ンジスタ１９のドレイン端子に接続され、そのソ
ース端子がVSS端子に接続されており、そのドレ
イン端子が出力端子OUTに接続されている。な
お、前記直列に接続されたダイオードは、第
2PMOSトランジスタ２１のゲート端子及び第
3NMOSトランジスタ２３のゲート端子に入力さ
れる電圧のスレツシヨルド電位を調整するための
ものである。
以上のように、この発明の第１の実施例のイン
バータ回路は構成されており、次にこの第１の実
施例の作用を第２図を用いて説明する。
まず最初に、入力端子INの信号状態がローレ
ベル（以下「“Ｌ”レベル」と記述する。）からハ
イレベル（以下「“Ｈ”レベル」と記述する。）に
変わつた場合については説明する。なお、この信
号状態の変更前にあつては、第1NPNトランジス
タ７及び第2PMOSトランジスタ２１が導通状態
で、第2NPNトランジスタ９及び第3NMOSトラ
ンジスタ２３が非導通状態であつて、出力端子
OUTの電位は電圧源VDDからの給電によりVDD電
位にある。
入力端子INに入力された“Ｈ”レベルの信号
が第1PMOSトランジスタ３、第1NMOSトラン
ジスタ５の各ゲート端子及び、第3NPNトランジ
スタ１１のベース端子にそれぞれ供給されると、
第1MOSトランジスタ２は非導通状態となり、第
1NMOSトランジスタ５及び第3NPNトランジス
タ１１は導通状態となる。
この状態において、第1PMOSトランジスタ３
が非導通状態に変わつたことで、第1NPNトラン
ジスタ７は非導通状態に変わり、第1NMOSトラ
ンジスタ５が導通状態に変わつたことで、出力端
子OUTに接続されている負荷容量（図示せず）
に出力端子OUTの信号状態が“Ｈ”レベル時に
蓄積されていた電荷が、第1NMOSトランジスタ
５を介して第2NPNトランジスタ９のベース端子
にベース電流として供給されるために、第2NPN
トランジスタ９は導通状態に変わることになる。
一方、第3NPNトランジスタ１１が導通状態に
変わつたことで、第2PMOSトランジスタ２１が
非導通状態に変わり、第3NMOSトランジスタ２
３が導通状態に変わり、さらに、第3NMOSトラ
ンジスタ２３が導通状態に変わつたことで、第
2NMOS１９が非導通状態に変わることになる。
これにより、出力端子OUTに接続されている
負荷容量に蓄積されていた電荷は第2NPNトラン
ジスタ９を介して電圧源VSSに流れ込むとともに、
負荷容量に蓄積されていた電荷の一部は第
3NMOSトランジスタ２３を介して電圧源VSSに
流れ込み、出力端子OUTの電位（出力電圧）が
急速に低下する。
そして、出力電圧がVDD電位から（VSS＋VBE2）
電位（但し、VBE2は第2NPNトランジスタ９の順
方向ベース・エミツタ間電圧）まで低下すると
（第２図Ａ）、第2NPNトランジスタ９のベース端
子とエミツタ端子との間の電圧はVBE2となるため
に、第2NPNバイポーラトランジスタは非導通状
態となる。ゆえに、負荷容量に蓄積された電荷は
第3NMOSトランジスタ２３のみを介して電圧源
VSSに流れ込むことになり、第3NMOSトランジ
スタ２３の大きさ（ＷとＬの比）を大きくするこ
とにより、出力電圧は急速に（VSS＋VBE1）電位
からVSS電位まで低下することになる（第２図
Ｂ）。なお、第2NMOSトランジスタ２３は電流
駆動能力の大きいバイポーラの第3NPNトランジ
スタ１１により駆動されているので、第3NMOS
トランジスタ２３の大きさを大きくしても、第
3NMOSトランジスタ２３は十分に駆動されるこ
とになる。
したがつて、出力電圧はVDD電位から（VSS＋
VBE2｝電位までは、おもに第2NPNトランジスタ
９により低下し、（VSS＋VBE2）電位からVSS電位
までは、第3NMOSトランジスタ２３により低下
することになり、電流駆動能力の高いバイポーラ
トランジスタとトランジスタの大きさを大きくす
ることにより電流駆動能力を高めたMOSトラン
ジスタのはたらきにより、出力電圧のVDD電位か
らVSS電位までの立ち下り動作は高速に行なわれ
ることになる。
次に、出力電圧がVSS電位の状態において、入
力端子INの信号状態が“Ｈ”レベルから“Ｌ”
レベルに変わつた場合について説明する。この
“Ｈ”レベルの信号が第1PMOSトランジスタ３、
第1NMOSトランジスタ５の各ゲート端子及び、
第3NPNトランジスタ１１のベース端子にそれぞ
れ供給されると、第1PMOSトランジスタ３は導
通状態となり、第1NMOSトランジスタ５及び第
2NPNトランジスタ１１は非導通状態となる。
この状態において、第1PMOSトランジスタ３
が導通状態に変わつたことで、第1NPNトランジ
スタ７は導通状態に変わり、第1NMOSトランジ
スタ５が非導通状態に変わつたことで、第2NPN
トランジスタ９は非導通状態に変わる。そして、
電圧源VDDから第1NPNトランジスタ７を介して
出力端子OUTに接続されている負荷容量及び第
2NMOSトランジスタ１９のゲート端子に電流が
供給されることで、出力電圧が急速に上昇すると
ともに第1NMOSトランジスタ１９のゲート端子
の電位が上昇して、第2NMOSトランジスタ１９
は導通状態となる。これにより、第3NPNトラン
ジスタ２３は非導通状態となり、第2PMOSトラ
ンジスタ２１は導通状態となり、負荷容量に蓄積
される電荷の一部は第2PMOSトランジスタ２１
を介して電圧源VDDから供給される。
そして、出力電圧がVSS電位から（VDD＋VBE1）
電位（但し、VBE1は第1NPNトランジスタの順方
向ベース・エミツタ間電圧）まで上昇すると（第
２図Ｃ）、第1NPNトランジスタ７のベース端子
とエミツタ端子との間の電圧はVBE1となるため
に、第1NPNトランジスタ７は非導通状態とな
る。ゆえに、負荷容量に蓄積される電荷は第
2PMOSトランジスタ２１を介してのみ電圧源
VDDから供給されることになり、第2PMOSトラ
ンジスタ２３の大きさを大きくすることにより、
出力電圧は急速に（VDD＋VBE1）電位からVDD電
位まで上昇することになる（第２図Ｄ）。
なお第2PMOSトランジスタ２１を導通状態に
駆動する第2NMOSトランジスタ１９のゲート端
子は、負荷容量が接続されている出力端子OUT
に接続されているために、第2NMOSトランジス
タ１９の大きさを大きくすることができるので、
第2PMOSトランジスタ２１を大きくしても、第
2NMOSトランジスタ１９は第2PMOSトランジ
スタ２１を十分に駆動することが可能である。
したがつて、出力電圧はVSS電位から（VDD＋
VBE1）電位までは、おもに第1NPNトランジスタ
７により上昇し、（VDD＋VBE1）電位からVDD電位
までは、第2PMOSトランジスタにより上昇する
ことになり、出力電圧の立ち下がり動作と同様に
出力電圧のVSS電位からVDD電位までの立ち上り
動作も高速に行なわれることになる。
第３図はこの発明の第２の実施例に係るインバ
ータ回路を示すものであり、出力電圧レベルを所
謂TTLデジタル回路の入出力レベルと互換性を
持たせるようにしたもである。まず、構成を説明
する。第３図において、反転しようとする信号が
入力され入う力端子INには、第１のバイポーラ
NPNトランジスタ（以下「第1NPNトランジス
タ」と呼ぶ。）２５のベース端子が接続され、Ｐ
チヤンネルMOSトランジスタ（以下「PMOSト
ランジスタ」と呼ぶ。）２７、第２及び第４のＮ
チヤンネルMOSトランジスタ（以下「それぞれ
「第2NMOSトランジスタ」および「第4NMOS
トランジスタ」と呼ぶ。）２９および３７のそれ
ぞれのゲート端子が接続されている。
第1NPNトランジスタ２５はそのコレクタ端子
が例えばVDD電位を供給する電圧源VDDに接続さ
れ、そのエミツタ端子がダイオード３１のアノー
ド端子に接続されている。PMOSトランジスタ
２７は、そのソース端子が電圧源VDDに接続さ
れ、そのドレイン端子が第1NMOSトランジスタ
２９のドレイン端子に接続されており、第
1NMOSトランジスタ２９のソース端子がVSS（通
常OV）を供給する電圧源VSSに接続されている。
第２のＮチヤンネルMOSトランジスタ（以下
「第2NMOSトランジスタ」と呼ぶ。）３３は、そ
のゲート端子がPMOSトランジスタ２７のドレ
イン端子に接続され、そのドレイン端子がダイオ
ード３１のカソード端子に接続されており、その
ソース端子が電圧源VSSに接続されている。第３
のＮチヤンネルMOSトランジスタ（以下「第
3NMOSトランジスタ」と呼ぶ。）３５は、その
ゲート端子が第2NMOSトランジスタ３３のドレ
イン端子に接続され、そのソース端子が電圧源
VSSに接続されており、そのドレイン端子が反転
した信号を出力する出力端子OUTに接続されて
いる。
第4NMOSトランジスタ３７は、そのドレイン
端子が出力端子OUTに接続され、そのソース端
子が第５のＮチヤンネルMOSトランジスタ（以
下「第5NMOSトランジスタ」と呼ぶ。）３９の
ドレイン端子に接続されている。第5NMOSトラ
ンジスタ３９は、そのソース端子が電圧源VSSに
接続され、そのゲート端子が第2NMOSトランジ
スタ３３のゲート端子に接続されているとともに
第２のバイポーラNPNトランジスタ（以下「第
2NPNトランジスタ」と呼ぶ。）４１のベース端
子に接続されている。第2NPNトランジスタ４１
のコレクタ端子は電圧源VDDに接続され、エミツ
タ端子はダイオード４３のカソード端子に接続さ
れており、ダイオード４３のアノード端子は出力
端子OUTに接続されている。第３のバイポーラ
NPNトランジスタ（以下「第3NPNトランジス
タ」と呼ぶ。）４５は、そのベース端子が第
4NMOSトランジスタ３７のソース端子に接続さ
れ、そのコレクタ端子が出力端子OUTに接続さ
れており、そのエミツタ端子がVSS端子に接続さ
れている。
以上のように、この発明の第２の実施例のイン
バータ回路は構成されており、次に、この第２の
実施例の作用を説明する。
まず最初に、入力端子INの信号状態が“Ｌ”
レベルから“Ｈ”レベルに変わつた場合について
説明する。なお、この信号状態の変更前にあつて
は、第2NPNトランジスタ４１が導通状態で、第
３及び第4NMOSトランジスタ３５，３７及び第
3NPNトランジスタ４５が非導通状態であつて、
出力端子OUTの電位は第2NPNトランジスタ４
１を介して電圧源VDDからの給電により“Ｈ”レ
ベル状態にある。
入力端子INに入力された“Ｈ”レベルの信号
は第1NPNトランジスタ２５のベース端子に供給
され、PMOSトランジスタ２７、第1NMOSトラ
ンジスタ２９、第4NMOSトランジスタ３７のそ
れぞれのゲート端子に供給されると、PMOSト
ランジスタ２７は非導通状態になり、第1NPNト
ランジスタ２５、第１及び第4NMOSトランジス
タ２９，３７は導通状態となる。
この状態において、PMOSトランジスタ２７
が非導通状態に変わつたことで、第2NPNトラン
ジスタ４１は非導通状態に変わり、第1NMOSト
ランジスタ２９が導通状態に変わつたことで、第
2NMOSトランジスタ３３、及び第5NMOSトラ
ンジスタ３９は非導通状態に変わり、第1NPNト
ランジスタ２５が導通状態に変わつたことで、第
3NMOSトランジスタ３５が導通状態に変わる。
さらに、第4NMOSトランジスタ３７が導通状態
に変わつたことで、出力端子OUTに接続されて
いる負荷容量（図示せず）に出力端子OUTの信
号状態が“Ｈ”レベル時に蓄積されていた電荷
が、第4NMOSトランジスタ３７を介して第
3NPNトランジスタ４５のベース端子にベース電
流として供給されるため、第3NPNトランジスタ
４５は導通状態に変わる。
これにより、出力端子OUTに接続されている
負荷容量に蓄積された電荷は第3NPNトランジス
タ４５を介して電圧源VSSに流れ込むとともに、
負荷容量に蓄積された電荷の一部は第3NMOSト
ランジスタ３５を介して電圧源VSSに流れ込む。
したがつて、第１の実施例と同様に、電流駆動能
力の高いバイポーラトランジスタとトランジスタ
の大きさを大きくすることにより電流駆動能力を
高めたMOSトランジスタとにより、出力電圧は
VDD電位からVSS電位まで高速に低下することに
なる。なお、第3NMOSトランジスタ３５は電流
駆動能力の高い第1NPNトランジスタ２５により
駆動されているために、トランジスタの大きさを
大きくすることが可能である。
次に、出力電圧がVSS電位の状態において、入
力端子INの信号状態が“Ｈ”レベルから“Ｌ”
レベルに変わつた場合について説明する。この
“Ｌ”レベルの信号が第1NPNトランジスタ２５
のベース端子に供給され、PMOSトランジスタ
２７、第1NMOSトランジスタ２９、第4NMOS
トランジスタ３７のそれぞれのゲート端子に供給
されると、PMOSトランジスタ２７は非導通状
態になり、第1NPNトランジスタ２５，第
1NMOSトランジスタ２９、第4NMOSトランジ
スタ３７は導通状態となる。
この状態において、第1NPNトランジスタ２５
が非導通状態に変わつたことで、第3NMOSトラ
ンジスタ３５は非導通状態に変わり、PMOSト
ランジスタ２７が導通状態に変わつたことによ
り、第2NPNトランジスタ４１、第2NMOSトラ
ンジスタ３３及び第5NMOSトランジスタ３９は
導通状態に変わり、第5NMOSトランジスタ３９
が導通状態に変わつたことで、第3NPNトランジ
スタ４５が非導通状態に変わる。
これにより、電圧源VDDから第2NPNトランジ
スタ４１及びダイオード４３を介して出力端子に
接続された負荷容量に電流が供給されて、出力電
圧はVDD電位から第2NPNトランジスタ４１の順
方向ベース・エミツタ間電圧及びダイオード４３
の順方向電圧分だけ低下した、少なくともTTL
論理レベルの“Ｈ”レベル出力電圧VOH、例え
ば、3V程度まで急速に上昇することになる。
したがつて、このような回路構成によれば、
TTL論理レベルの“Ｌ”レベル出力電圧VOL及び
“Ｈ”レベル出力電圧VOHを満足する出力電圧を
得ることができるので、TTLデジタル回路との
互換が可能となる。
第４図はこの発明の第３の実施例に係るインバ
ータ回路を示すものであり、第２の実施例で示し
たインバータ回路の出力レベルは、少なくとも
TTL論理レベルの“Ｈ”レベル出力電圧VOHを満
足するものであるのに対して、このインバータ回
路は出力電圧をVDD電位まで上昇させるものであ
り、その特徴とするところは、第３図に示したイ
ンバータ回路の第2NPNトランジスタ４１と並列
にＰチヤンネルMOSトランジスタ４７を接続し、
そのゲート端子を第1NPNトランジスタ２５のエ
ミツタ端子に接続して、第2NPNトランジスタ４
１が導通状態になつた時にＰチヤンネルMOSト
ランジスタ４７を導通状態として、出力端子
OUTに接続された負荷容量（図示せず）に蓄積
される電荷の一部がＰチヤンネルMOSトランジ
スタ４７を介して電圧源VDDから負荷容量に供給
される。そして、ＰチヤンネルMOSトランジス
タ４７の大きさを大きくして電流駆動能力を高め
ることにより、第１の実施例で述べたと同様に出
力電圧をVDD電位まで急速に上昇させるようにし
たことにある。
このような構成とすることにより、第１の実施
例と同じ効果を得ることができる。なお、第３図
と同符号のものは同一物を示しその説明は省略し
た。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係るインバ
ータ回路の構成図、第２図は第１図に示したイン
バータ回路の動作説明図、第３図はこの発明の第
２の実施例に係るインバータ回路の構成図、第４
図はこの発明の第３の実施例に係るインバータ回
路の構成図、第５図は従来のインバータ回路の構
成図である。 （図の主要な部分を表わす符号の説明）、７，
９，１１……NPN型バイポーラトランジスタ、
１９，２３……ＮチヤンネルMOSトランジスタ、
２１……ＰチヤンネルMOSトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 高位電源と低位電源との間に直列接続されて
    直列接続点を出力端子とする第１及び第２のバイ
    ポーラトランジスタにより出力段が構成され、入
    力信号を反転出力する変換回路と、 前記出力端子と低位電源との間に接続された第
    １導電型の第１のMOSトランジスタと、 前記出力端子と高位電源との間に接続された第
    ２導電型の第２のMOSトランジスタと、 コレクタ端子が高位電源に接続され、入力信号
    により導通制御されて得られるエミツタ出力にし
    たがつて前記第１及び第２のMOSトランジスタ
    を導通制御する第３のバイポーラトランジスタ
    と、 前記第１のMOSトランジスタのゲート端子と
    低位電源との間に接続されて、入力信号が反転さ
    れた信号により導通制御される第１導電型の
    MOSトランジスタと を有することを特徴とするインバータ回路。 ２ 高位電源と低位電源との間に直列接続されて
    直流接続点を出力端子とする第１及び第２のバイ
    ポーラトランジスタにより出力段が構成され、入
    力信号を反転出力する変換回路と、 前記出力端子と低位電源との間に接続された第
    １導電型の第１のMOSトランジスタと、 コレクタ端子が高位電源に接続され、入力信号
    により導通制御されて得られるエミツタ出力にし
    たがつて前記第１のMOSトランジスタを導通制
    御する第３のバイポーラトランジスタと、 前記第１のMOSトランジスタのゲート端子と
    低位電源との間に接続されて、入力信号が反転さ
    れた信号により導通制御される第１導電型の
    MOSトランジスタと を有することを特徴とするインバータ回路。
JP60142585A 1985-07-01 1985-07-01 インバ−タ回路 Granted JPS625722A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60142585A JPS625722A (ja) 1985-07-01 1985-07-01 インバ−タ回路
US06/804,473 US4719370A (en) 1985-07-01 1985-12-04 BiMOS high speed inverter circuit
EP85115755A EP0212004B1 (en) 1985-07-01 1985-12-11 A solid state inverting circuit having a bipolar transistor for rapidly processing i/o signals
DE8585115755T DE3582175D1 (de) 1985-07-01 1985-12-11 Halbleiter-inverterschaltung mit bipolartransistor zur schnellen verarbeitung von ein-/ausgangssignalen.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60142585A JPS625722A (ja) 1985-07-01 1985-07-01 インバ−タ回路

Publications (2)

Publication Number Publication Date
JPS625722A JPS625722A (ja) 1987-01-12
JPH0436606B2 true JPH0436606B2 (ja) 1992-06-16

Family

ID=15318729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60142585A Granted JPS625722A (ja) 1985-07-01 1985-07-01 インバ−タ回路

Country Status (4)

Country Link
US (1) US4719370A (ja)
EP (1) EP0212004B1 (ja)
JP (1) JPS625722A (ja)
DE (1) DE3582175D1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
JPS63202126A (ja) * 1987-02-17 1988-08-22 Toshiba Corp 論理回路
JPS63209220A (ja) * 1987-02-26 1988-08-30 Toshiba Corp インバ−タ回路
JPH0611111B2 (ja) * 1987-03-27 1994-02-09 株式会社東芝 ＢｉＭＯＳ論理回路
JPS6468021A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Logic circuit
US5030860A (en) * 1988-02-16 1991-07-09 Texas Instruments Incorporated Darlington BiCMOS driver circuit
KR920009870B1 (ko) * 1988-04-21 1992-11-02 삼성반도체통신 주식회사 Bi-CMOS 인버터 회로
US4871928A (en) * 1988-08-23 1989-10-03 Motorola Inc. BICMOS driver circuit with complementary outputs
JPH07120937B2 (ja) * 1988-11-08 1995-12-20 日本電気株式会社 インバータ回路
JP2779226B2 (ja) * 1989-09-13 1998-07-23 富士通株式会社 Ｂｉ―ＣＭＯＳ出力回路
JP2820980B2 (ja) * 1989-11-02 1998-11-05 富士通株式会社 論理回路
JPH03147418A (ja) * 1989-11-02 1991-06-24 Hitachi Ltd 半導体集積回路，半導体メモリ及びマイクロプロセツサ
US5250856A (en) * 1989-12-28 1993-10-05 North American Philips Corp. Differential input buffer-inverters and gates
JPH03231455A (ja) * 1990-02-07 1991-10-15 Toshiba Corp 半導体集積回路
US5166544A (en) * 1991-09-18 1992-11-24 Sgs-Thomson Microelectronics, Inc. Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on
US5274277A (en) * 1992-09-01 1993-12-28 Intel Corporation High speed "OR" circuit configuration
AT404078B (de) * 1992-09-17 1998-08-25 Austria Mikrosysteme Int Integrierte bicmos-schaltungsanordnung
EP0590818A3 (en) * 1992-10-02 1994-05-11 Nat Semiconductor Corp Ecl-to-bicmos/cmos translator
RU2434288C1 (ru) 2010-06-08 2011-11-20 Закрытое Акционерное Общество "Импульс" Способ коррекции цифровых изображений

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3619659A (en) * 1969-12-02 1971-11-09 Honeywell Inf Systems Integrator amplifier circuit with voltage regulation and temperature compensation
US4103188A (en) * 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
US4301383A (en) * 1979-10-05 1981-11-17 Harris Corporation Complementary IGFET buffer with improved bipolar output
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS59205828A (ja) * 1983-05-10 1984-11-21 Nec Corp 出力回路
KR890004212B1 (en) * 1983-07-08 1989-10-27 Fujitsu Ltd Complementary logic circuit
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路

Also Published As

Publication number Publication date
US4719370A (en) 1988-01-12
EP0212004B1 (en) 1991-03-13
JPS625722A (ja) 1987-01-12
EP0212004A2 (en) 1987-03-04
DE3582175D1 (de) 1991-04-18
EP0212004A3 (en) 1987-10-28

Similar Documents

Publication Publication Date Title
EP0223786B1 (en) Ttl to cmos input buffer
JPH0436606B2 (ja)
EP0608489A2 (en) Low-to-high voltage translator with latch-up immunity
JPH07118642B2 (ja) レベル変換回路
JP2585599B2 (ja) 出力インタ−フエ−ス回路
JPH04229714A (ja) バッファを有する集積回路
US3900746A (en) Voltage level conversion circuit
US6580291B1 (en) High voltage output buffer using low voltage transistors
US5057720A (en) Output buffering H-bridge circuit
US6903576B2 (en) Voltage level translator for translating low to high voltage levels in digital integrated circuits
US4092548A (en) Substrate bias modulation to improve mosfet circuit performance
EP0068883A2 (en) A level converter circuit
JPH06103837B2 (ja) トライステ−ト形出力回路
JP2959449B2 (ja) 出力回路
US4612458A (en) Merged PMOS/bipolar logic circuits
KR0138949B1 (ko) 씨모스 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스
JPH06204845A (ja) Ｂｉｃｍｏｓレベル変換回路
US5057713A (en) Bipolar MOS logic circuit and semiconductor integrated circuit
EP0326996B1 (en) Semiconductor integrated circuit including an effective signal level conversion circuit
US4423369A (en) Integrated voltage supply
EP0326952A2 (en) Bipolar-CMOS interface circuit
US5361000A (en) Reference potential generating circuit
JPH0685497B2 (ja) 半導体集積回路
US5426377A (en) BiMIS circuit
JPH0216063B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees