JPH04366493A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPH04366493A JPH04366493A JP3140532A JP14053291A JPH04366493A JP H04366493 A JPH04366493 A JP H04366493A JP 3140532 A JP3140532 A JP 3140532A JP 14053291 A JP14053291 A JP 14053291A JP H04366493 A JPH04366493 A JP H04366493A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory cell
- address
- signal
- static ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスタティックＲＡＭに関
し、特にＭＯＳトランジスタで構成されるメモリセルを
有するスタティックＲＡＭに関する。
し、特にＭＯＳトランジスタで構成されるメモリセルを
有するスタティックＲＡＭに関する。
【０００２】
【従来の技術】従来、この種のスタティックＲＡＭは、
ディジット線対およびワード線の交差点にメモリセルを
配置して構成される。
ディジット線対およびワード線の交差点にメモリセルを
配置して構成される。
【０００３】図５は従来の一例を説明するためのスタテ
ィックＲＡＭにおけるメモリ・セルの回路図である。図
５に示すように、従来のメモリ・セル７は負荷抵抗（あ
るいはＰＭＯＳトランジスタ）Ｒ１，Ｒ２と、相補関係
にあるディジット線５Ａ，５Ｂの電位をコントロールす
るためのドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂ
と、節点Ｔ１，Ｔ２とディジット線５Ａ，５Ｂとを接続
し且つワード線６の電位によりスイッチされるトランス
ファーＮＭＯＳトランジスタ１３Ａ，１３Ｂとで構成さ
れている。ここで、節点Ｔ１が低電位、Ｔ２が高電位と
なるように、データが書き込まれているとする。まず、
ワード線６が選択され高電位になると、トランスファー
ＮＭＯＳトランジスタ１３がＯＮし、電流がディジット
線５Ａから節点Ｔ１およびドライブＮＭＯＳトランジス
タ１２Ａを経て流れる。一方、節点Ｔ２は高電位である
ので、トランスファーＮＭＯＳトランジスタ１３ＢはＯ
Ｎせず、ディジット線５Ｂからの電流パスは生じない。 従って、ディジット線５Ａの電位は上記の電流により引
き下げられ、ディジット線５Ｂに対して相対的に低電位
となる。この差信号をセンスアンプ回路（図示省略）で
差動増幅し、データ信号として出力している。
ィックＲＡＭにおけるメモリ・セルの回路図である。図
５に示すように、従来のメモリ・セル７は負荷抵抗（あ
るいはＰＭＯＳトランジスタ）Ｒ１，Ｒ２と、相補関係
にあるディジット線５Ａ，５Ｂの電位をコントロールす
るためのドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂ
と、節点Ｔ１，Ｔ２とディジット線５Ａ，５Ｂとを接続
し且つワード線６の電位によりスイッチされるトランス
ファーＮＭＯＳトランジスタ１３Ａ，１３Ｂとで構成さ
れている。ここで、節点Ｔ１が低電位、Ｔ２が高電位と
なるように、データが書き込まれているとする。まず、
ワード線６が選択され高電位になると、トランスファー
ＮＭＯＳトランジスタ１３がＯＮし、電流がディジット
線５Ａから節点Ｔ１およびドライブＮＭＯＳトランジス
タ１２Ａを経て流れる。一方、節点Ｔ２は高電位である
ので、トランスファーＮＭＯＳトランジスタ１３ＢはＯ
Ｎせず、ディジット線５Ｂからの電流パスは生じない。 従って、ディジット線５Ａの電位は上記の電流により引
き下げられ、ディジット線５Ｂに対して相対的に低電位
となる。この差信号をセンスアンプ回路（図示省略）で
差動増幅し、データ信号として出力している。
【０００４】
【発明が解決しようとする課題】上述した従来のスタテ
ィックＲＡＭは、メモリセルが小さなセル電流により寄
生容量の大きなディジット線の電位を引き下げるため、
ワード線のスイッチからディジット線のスイッチまでの
伝播遅延時間、すなわちアドレスアクセス時間が非常に
大きいという欠点がある。
ィックＲＡＭは、メモリセルが小さなセル電流により寄
生容量の大きなディジット線の電位を引き下げるため、
ワード線のスイッチからディジット線のスイッチまでの
伝播遅延時間、すなわちアドレスアクセス時間が非常に
大きいという欠点がある。
【０００５】本発明の目的は、かかるアドレスアクセス
時間を小さくすることのできるスタティックＲＡＭを提
供することにある。
時間を小さくすることのできるスタティックＲＡＭを提
供することにある。
【０００６】
【課題を解決するための手段】本発明のスタティックＲ
ＡＭは、Ｘアドレス信号の変化を検出して所定期間のパ
ルス信号を出力するアドレス信号変化検出回路と、前記
アドレス信号変化検出回路からのパルス信号によりＭＯ
Ｓトランジスタで構成したメモリセルのセル電流を一時
的に増加させる遅延回路とを有して構成される。
ＡＭは、Ｘアドレス信号の変化を検出して所定期間のパ
ルス信号を出力するアドレス信号変化検出回路と、前記
アドレス信号変化検出回路からのパルス信号によりＭＯ
Ｓトランジスタで構成したメモリセルのセル電流を一時
的に増加させる遅延回路とを有して構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示すスタティッ
クＲＡＭのブロック図である。図１に示すように、本実
施例は入力端子ＩＮからＸアドレス入力信号１を入力し
デコードするＸアドレス・デコード回路２と、入力端子
ＩＮに接続されアドレス信号の変化を検出するアドレス
信号変化検出回路（ＡＴＤ）３と、このＡＴＤ３の出力
を遅延させて所定期間のパルスを出力する遅延回路４と
、ディジット線対５Ａ，５Ｂにそれぞれ接続されるディ
ジット負荷回路８およびセンスアンプ回路９と、デコー
ド回路２に接続されたワード線６およびディジット線５
Ａ，５Ｂの各交差点に配置されるメモリセル７と、セン
スアンプ回路９の出力を出力端子ＯＵＴに供給するため
の出力回路１０とを有している。このスタティックＲＡ
Ｍ回路において、Ｘアドレス信号１はデコード回路２に
入力され、所望のメモリセル７を選択するとともに、Ａ
ＴＤ回路３に入力される。これにより、ＡＴＤ回路３は
Ｘアドレスが変化した時にある一定期間のパルス信号を
出力する。この信号は遅延回路４を経て所望のタイミン
グに調整され、メモリセル７を制御するためのコントロ
ール信号１１となる。
クＲＡＭのブロック図である。図１に示すように、本実
施例は入力端子ＩＮからＸアドレス入力信号１を入力し
デコードするＸアドレス・デコード回路２と、入力端子
ＩＮに接続されアドレス信号の変化を検出するアドレス
信号変化検出回路（ＡＴＤ）３と、このＡＴＤ３の出力
を遅延させて所定期間のパルスを出力する遅延回路４と
、ディジット線対５Ａ，５Ｂにそれぞれ接続されるディ
ジット負荷回路８およびセンスアンプ回路９と、デコー
ド回路２に接続されたワード線６およびディジット線５
Ａ，５Ｂの各交差点に配置されるメモリセル７と、セン
スアンプ回路９の出力を出力端子ＯＵＴに供給するため
の出力回路１０とを有している。このスタティックＲＡ
Ｍ回路において、Ｘアドレス信号１はデコード回路２に
入力され、所望のメモリセル７を選択するとともに、Ａ
ＴＤ回路３に入力される。これにより、ＡＴＤ回路３は
Ｘアドレスが変化した時にある一定期間のパルス信号を
出力する。この信号は遅延回路４を経て所望のタイミン
グに調整され、メモリセル７を制御するためのコントロ
ール信号１１となる。
【０００９】図２は図１に示すメモリセルの回路図であ
る。図２に示すように、コントロール信号１１が各メモ
リセル７のＮＭＯＳトランジスタ１５のゲートに接続さ
れている。かかるメモリセル７は従来と同様な回路に加
えて、ドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂの
ソースに接続された電流源ＮＭＯＳトランジスタ１４，
１５が設置されている。このＮＭＯＳトランジスタ１４
は常にＯＮする回路となっており、一方ＮＭＯＳトラン
ジスタ１５はコントローラ信号１１によりＸアドレス信
号の変化時にある一定期間だけＯＮするような回路にな
っている。また、セル電流は通常はＮＭＯＳトランジス
タ１４のドレイン電流Ｉ１４だけであるが、Ｘアドレス
が変化する際にはＮＭＯＳトランジスタ１５のドレイン
電流（Ｉ１５）を加えた（Ｉ１４＋Ｉ１５）に増加する
。この増加した電流でディジット線５Ａ，５Ｂの電位を
引き下げるため、ワード線６のスイッチからディジット
線５Ａ，５Ｂのスイッチまでのアドレス・アクセス時間
ｔｐｄが小さくなる。尚、抵抗Ｒ１，Ｒ２は負荷抵抗で
あり、ＮＭＯＳトランジスタ１２Ａ，１２Ｂはドライブ
トランジスタ、ＮＭＯＳトランジスタ１３Ａ，１３Ｂは
トランスファトランジスタである。
る。図２に示すように、コントロール信号１１が各メモ
リセル７のＮＭＯＳトランジスタ１５のゲートに接続さ
れている。かかるメモリセル７は従来と同様な回路に加
えて、ドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂの
ソースに接続された電流源ＮＭＯＳトランジスタ１４，
１５が設置されている。このＮＭＯＳトランジスタ１４
は常にＯＮする回路となっており、一方ＮＭＯＳトラン
ジスタ１５はコントローラ信号１１によりＸアドレス信
号の変化時にある一定期間だけＯＮするような回路にな
っている。また、セル電流は通常はＮＭＯＳトランジス
タ１４のドレイン電流Ｉ１４だけであるが、Ｘアドレス
が変化する際にはＮＭＯＳトランジスタ１５のドレイン
電流（Ｉ１５）を加えた（Ｉ１４＋Ｉ１５）に増加する
。この増加した電流でディジット線５Ａ，５Ｂの電位を
引き下げるため、ワード線６のスイッチからディジット
線５Ａ，５Ｂのスイッチまでのアドレス・アクセス時間
ｔｐｄが小さくなる。尚、抵抗Ｒ１，Ｒ２は負荷抵抗で
あり、ＮＭＯＳトランジスタ１２Ａ，１２Ｂはドライブ
トランジスタ、ＮＭＯＳトランジスタ１３Ａ，１３Ｂは
トランスファトランジスタである。
【００１０】図３は本発明の他の実施例を示すスタティ
ックＲＡＭのブロック図であり、図４は同じく図３に示
すメモリセルの回路図である。図３および図４に示すよ
うに、本実施例は前述した一実施例と比較して電流源Ｎ
ＭＯＳトランジスタ１４，１５を個々のメモリセル７に
は設けない点が異っている。すなわち、メモリセル７全
てのドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂのソ
ースをショートし、共通ソースとするものであり、この
共通ソースにひとつの電流源を共通に接続したものであ
る。これにより、メモリセル７のサイズが従来と同じ素
子数で構成され、チップ面積をほとんど増やせずに実現
できるという利点がある。尚、メモリセル７におけるＶ
ＥＥは負荷源であり、高電圧側はグランドに接続される
。
ックＲＡＭのブロック図であり、図４は同じく図３に示
すメモリセルの回路図である。図３および図４に示すよ
うに、本実施例は前述した一実施例と比較して電流源Ｎ
ＭＯＳトランジスタ１４，１５を個々のメモリセル７に
は設けない点が異っている。すなわち、メモリセル７全
てのドライブＮＭＯＳトランジスタ１２Ａ，１２Ｂのソ
ースをショートし、共通ソースとするものであり、この
共通ソースにひとつの電流源を共通に接続したものであ
る。これにより、メモリセル７のサイズが従来と同じ素
子数で構成され、チップ面積をほとんど増やせずに実現
できるという利点がある。尚、メモリセル７におけるＶ
ＥＥは負荷源であり、高電圧側はグランドに接続される
。
【００１１】
【発明の効果】以上説明したように本発明のスタティッ
クＲＡＭは、Ｘアドレス信号の変化した時にある一定期
間だけセル電流を増加させることにより、消費電力をほ
とんど増加させずにアドレスアクセス時間を小さくする
ことができるという効果がある。
クＲＡＭは、Ｘアドレス信号の変化した時にある一定期
間だけセル電流を増加させることにより、消費電力をほ
とんど増加させずにアドレスアクセス時間を小さくする
ことができるという効果がある。
【図１】本発明の一実施例を示すスタティックＲＡＭの
ブロック図である。
ブロック図である。
【図２】図１に示すメモリ・セルの回路図である。
【図３】本発明の他の実施例を示すスタティックＲＡＭ
のブロック図である。
のブロック図である。
【図４】図３に示すメモリ・セルの回路図である。
【図５】従来の一例を説明するためのスタティックＲＡ
Ｍにおけるメモリ・セルの回路図である。
Ｍにおけるメモリ・セルの回路図である。
１ Ｘアドレス入力信号
２ Ｘアドレス・デコード回路
３ アドレス信号変化検出回路（ＡＴＤ）４
遅延回路 ５Ａ，５Ｂ ディジット線 ６ ワード線 ７ メモリ・セル ８ デジット負荷回路 ９ センスアンプ回路 １０ 出力回路 １１ 電流源ＮＭＯＳトランジスタコントロール
信号１２Ａ，１２Ｂ ドライブＮＭＯＳトランジ
スタ１３Ａ，１３Ｂ トランスファーＮＭＯＳト
ランジスタ
遅延回路 ５Ａ，５Ｂ ディジット線 ６ ワード線 ７ メモリ・セル ８ デジット負荷回路 ９ センスアンプ回路 １０ 出力回路 １１ 電流源ＮＭＯＳトランジスタコントロール
信号１２Ａ，１２Ｂ ドライブＮＭＯＳトランジ
スタ１３Ａ，１３Ｂ トランスファーＮＭＯＳト
ランジスタ
Claims (2)
- 【請求項１】 Ｘアドレス信号の変化を検出して所定
期間のパルス信号を出力するアドレス信号変化検出回路
と、前記アドレス信号変化検出回路からのパルス信号に
よりＭＯＳトランジスタで構成したメモリセルのセル電
流を一時的に増加させる遅延回路とを有することを特徴
とするスタティックＲＡＭ。 - 【請求項２】 前記メモリセルの電流源を取り出して
共通化し、前記遅延回路の出力で制御するようにしたこ
とを特徴とする請求項１記載のスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140532A JPH04366493A (ja) | 1991-06-13 | 1991-06-13 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140532A JPH04366493A (ja) | 1991-06-13 | 1991-06-13 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366493A true JPH04366493A (ja) | 1992-12-18 |
Family
ID=15270861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140532A Pending JPH04366493A (ja) | 1991-06-13 | 1991-06-13 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108993A (en) * | 1979-02-15 | 1980-08-21 | Matsushita Electric Ind Co Ltd | Memory device |
| JPH0362397A (ja) * | 1989-07-28 | 1991-03-18 | Nec Corp | 半導体メモリのセンスアンプ回路 |
| JPH03116490A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | スタティックｒａｍ |
-
1991
- 1991-06-13 JP JP3140532A patent/JPH04366493A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108993A (en) * | 1979-02-15 | 1980-08-21 | Matsushita Electric Ind Co Ltd | Memory device |
| JPH0362397A (ja) * | 1989-07-28 | 1991-03-18 | Nec Corp | 半導体メモリのセンスアンプ回路 |
| JPH03116490A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | スタティックｒａｍ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
| US7826253B2 (en) | 2005-02-03 | 2010-11-02 | Nec Corporation | Semiconductor memory device and driving method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |