JPH0362397A

JPH0362397A - 半導体メモリのセンスアンプ回路

Info

Publication number: JPH0362397A
Application number: JP1196077A
Authority: JP
Inventors: Hiroaki Tsutsui; 宏彰筒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1991-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＳＲＡＭ等の半導体メモリに使用されるセン
スアンプ回路に関し、特に、ＥＣＬレベルの信号をＣＭ
ＯＳレベルに変換する回路を備えたセンスアンプ回路に
関する。

［従来の技術］従来、この種半導体メモリのセンスアンプ回路は、第６
図に示すようにメモリセルアレイ部６がらの出力信号Ｍ
、Ｈを入力信号としＥＣＬレベルの出力信号Ｑ、ｑを出
力するＥＣＬ回路部１と、この出力信号Ｑ、可を入力信
号としＣＭＯＳレベルの出力信号りを出力するレベル変
換部２により構成されている。ここで、ＥＣＬ回路部１
は、対のバイポーラトランジスタＴ、、Ｔ２と、それぞ
れのトランジスタのコレクタに接続され、た抵抗Ｒ，Ｒ
と、センスアンプセレクト信号ｓｓ′がゲートに入力さ
れるｎチャネルＭＯ３）ランジスタＭ１により構成され
、また、レベル変換回路部２は、信号Ｑ、ｑが入力され
るｐチャネルＭｏｓトランジスタＭ３　、Ｍ４と、それ
ぞれのトランジスタＭ　ｇ　、Ｍ　ａに接続されたｎチ
ャネルＭＯｓトランジスタＭ５、Ｍ６により構成される
。なお、メモリセルアレイ部６内のセルは、アドレス入
力端子７にアドレス入力信号Ａ１、Ａ２、・・・Ａ、を
受けるデコード回路によって選択される。

［発明が解決しようとする課題］上述した従来のセンスアンプ回路では、ＥＣＬ回路部の
出力信号Ｑ、′Ｃｉ：の電位差振幅ΔＶは、Ｍ○Ｓトラ
ンジスタＭ１によって供給される電流を■とし、抵抗Ｒ
の抵抗値をＲとして、ΔＶ＝Ｉ・Ｒで与えられる。而し
て、レベル変換部２の伝播遅延時間は入力信号の振幅Δ
Ｖが大きいほど短縮される。従って伝播遅延時間を短縮
するには、電流Ｉまたは抵抗Ｒを大きくする必要がある
。しかし、抵抗を大きくするには集積回路において拡散
抵抗を長くする必要があるので、この抵抗に付く容量が
増加し、抵抗値が増加したことと相俟って電流Ｉによる
充放電時間、すなわちＥＣＬ回路部１の伝播遅延時間が
増大する。それ故、センスアンプの伝播遅延時間を短縮
するには、電流■を増加させなければならないが、その
ようにした場合には消費電力が増加するという問題を生
じる。

［課題を解決するための手段］本発明のセンスアンプ回路は、差動動作をする一対のバ
イポーラトランジスタと該一対のバイポーラトランジス
タへ電流を供給する電流源を有しメモリセルアレイ部か
ら相補信号を受けるＥＣＬ回路部と、該ＥＣＬ回路部の
出力信号を受けこの信号をＣＭＯＳレベルの信号に変換
するレベル変換部から構成されるものであって、前記電
流源の電流はメモリセルアレイ部のセルを選択するアド
レス信号が変化したときに一時的に増加せしめられるよ
うに構成されている。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す回路図である。同図
において、第６図の従来例に共通する部分には同一の参
照記号が付されているので重複する説明は省略する。こ
の実施例では、ＥＣＬ回路部１の電流源はｎチャネルＭ
ＯＳ）−ランジスタＭ１、Ｍ２で構成されている。通常
はこのセンスアンプを選択するセンスアンプセレクト信
号ＳＳにより、ＭＯＳ）ランジスタＭ１のみが導通し、
電流Ｉ。が流れている。従って、抵抗Ｒ，ＨによってＥ
ＣＬ回路の出力信号Ｑ、Ｃの振幅はＩＯＲとなり、これ
がレベル変換部２の入力電位差信号となる。いま、アド
レス信号Ａ１、Ａ２、・・・Ａｏのうちのいずれかが変
化した場合、その変化を受けて、パルス発生回路３があ
る一定幅のパルス信号を発生する。このパルスは、ある
適当な遅延時間を与える遅延回路４を経て、ＥＣＬ回路
部の電流源を構成するもうひとつのＭＯＳトランジスタ
Ｍ２のゲートに入り、パルス幅に応じた一定期間のみ、
ＭＯＳ）ランジスタＭ２を導通させる。このトランジス
タに流れる電流をＩＰとするとこの期間中、電流源電流
は通常よりも大きな電流Ｉ。＋Ｉｐとなる。このとき、
ＥＣＬ回路部の出力信号Ｑ、可の振幅は（Ｉｏ＋Ｉｐ）
Ｒとなり、これがレベル変換回路２の入力電位差信号と
なる。このアドレス信号が変化したときの出力信号Ｑ、
Ｃの変化の状況を第２図に示す。

一方レベル変換回路２の入出力特性は、第３図に示すよ
うに、ＤＣ的には数百ｍＶの入力信号振幅で十分にスイ
ッチング可能である。しかし、入力信号Ｑ、Ｑの振幅に
対するレベル変換回路２の伝播遅延時間ｔｐｄは、第４
図に示す特性を有しており、振幅が大きいはどｔｐｄは
小さくなる。よって、ＤＣ的には十分スイッチング可能
な入力電位差信号のレベルにＩｏＲを設定しかつｔｐｄ
が十分に小さくなるレベルに（Ｉｎ　＋Ｉｐ　）Ｒを設
定すれば、消費電力を小さく、伝播遅延時間を十分に小
さくすることが可能である。

第５図は、本発明の他の実施例を示す回路図である。こ
の実施例では、ＥＣＬ回路部１の電流源トランジスタに
はｎチャネルＭＯＳ）ランジスタＭ１１個だけが用いら
れている。トランジスタＭ１には、センスアンプセレク
ト信号ＳＳと、パルス発生回路３、遅延回路４を介して
アドレス信号の変化信号が与えられるゲート電位設定回
路８によってゲート電圧が印加される。ゲート電位設定
回路８に入力されているセンスアンプセレクト信号ＳＳ
が活性化したときには、設定回路８は、トランジスタＭ
１が定常電流ＩＯを流せるゲート電位ＶＧｏを発生する
ようになされている。ここで、アドレス信号Ａ　Ｉ　＋
　Ａ２　、・・・Ａ、、が変化した場合には、先の実施
例と同様にパルス発生回路３で発生したパルスが遅延回
路４を経てゲート電位設定回路８に入り、ある一定期間
のみ、ゲート電位をＶＧＰと変化させる。このときのＥ
ＣＬ回路部１の電流源電流がＩＯ＋Ｉｐとなるようにｖ
ｏｐを設定しておけば、先の実施例と同様に、通常時に
は■。、アドレス信号変化時にはＩｏ＋ＩＰの電流源電
流の流れるＥＣＬ回路部を得ることができる。

［発明の効果コ以上説明したように、本発明によれば、センスアンプ回
路のＥＣＬ回路部に通常時にはＥＣＬ回路部の差動回路
がスイッチングできるだけの電流を流しておき、アドレ
ス信号が変化したとき、すなわち、センスアンプへの入
力信号が変化する可能性のあるときに一時的にＥＣＬ回
路部に供給する電流源電流を増加させることができるの
で、通常時の消費電力を減少せしめ、アドレス変化時の
伝播遅延時間を短縮させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図乃至
第４図は、その動作説明図、第５図は、本発明の他の実
施例を示す回路図、第６図は、従来例を示す回路図であ
る。１・・・ＥＣＬ回路部、　　２・・・レベル変換部、３
・・・パルス発生回路、　　４・・・遅延回路、　　５
・・・デコード回路、　　　６・・・メモリセルアレイ
部、７・・・アドレス入力端子、　　８・・・ゲート電
位設定回路、　　ｓｓ’、ｓｓ・・・センスアンプセレ
クト信号、　　Ｔ１、Ｔ２・・・バイポーラトランジス
タ、Ｍｌ、Ｍ２　、Ｍ５　、Ｍｂ−ｎチャネルＭＯＳト
ランジスタ、　　　Ｍ、＝　Ｍ４・・・ｐチャネルＭＯ
３ｔ−ランジスタ、　　Ｍ、Ｎ・・・メモリセルアレイ
部出力信号、　　Ｑ、Ｑ・・・ＥＣＬ回路部出力信号、
Ｄ・・・レベル変換部出力信号。

Claims

【特許請求の範囲】

差動動作を行う一対のバイポーラトランジスタと該一対
のバイポーラトランジスタに対する電流源とを有しメモ
リセルアレイ部からの相補信号を受けるＥＣＬ回路部と
、ＣＭＯＳ回路によつて構成され前記ＥＣＬ回路部の出
力信号を受けるレベル変換部とを具備する半導体メモリ
のセンスアンプ回路において、前記電流源の電流はメモ
リセルアレイ部のセルを選択するアドレス信号が変化し
たときに一時的増加せしめられることを特徴とする半導
体メモリのセンスアンプ回路。