JPH04366495A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH04366495A JPH04366495A JP3143134A JP14313491A JPH04366495A JP H04366495 A JPH04366495 A JP H04366495A JP 3143134 A JP3143134 A JP 3143134A JP 14313491 A JP14313491 A JP 14313491A JP H04366495 A JPH04366495 A JP H04366495A
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- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を利用した不
揮発性メモリに関する。
揮発性メモリに関する。
【０００２】
【従来の技術】従来より、各種の不揮発性メモリが知ら
れており、その用途によって適切なものが適宜選択採用
されている。例えば、製作時にデータを書き込んでしま
う場合にはマスクＲＯＭ、製作後にデータを書き込む場
合にはＰＲＯＭ（プログラマブルＲＯＭ）が利用されて
いる。
れており、その用途によって適切なものが適宜選択採用
されている。例えば、製作時にデータを書き込んでしま
う場合にはマスクＲＯＭ、製作後にデータを書き込む場
合にはＰＲＯＭ（プログラマブルＲＯＭ）が利用されて
いる。
【０００３】そして、プログラマブルロジックデバイス
などにおいては、製作後にデータを書き込むと共に、動
作内容のテストなどのために記憶内容を書き替えること
が必要である。このため、不揮発性メモリとして紫外線
の照射により記憶データの消去が可能なＥＰＲＯＭ（消
去可能ＲＯＭ）や電気的に記憶データの消去が可能なＥ
ＥＰＲＯＭ（電気的消去可能ＲＯＭ）などが利用されて
おり、これによって不揮発性メモリにおける書き替えを
可能としている。
などにおいては、製作後にデータを書き込むと共に、動
作内容のテストなどのために記憶内容を書き替えること
が必要である。このため、不揮発性メモリとして紫外線
の照射により記憶データの消去が可能なＥＰＲＯＭ（消
去可能ＲＯＭ）や電気的に記憶データの消去が可能なＥ
ＥＰＲＯＭ（電気的消去可能ＲＯＭ）などが利用されて
おり、これによって不揮発性メモリにおける書き替えを
可能としている。
【０００４】
【発明が解決しようとする課題】ここで、ＥＰＲＯＭは
、書き込み電流として大電流をドレイン・ソース間に流
し、フローティングゲートに電荷を蓄積し、データを記
憶するものである。このため、データの書き込み時にお
いては、各メモリセルに書き込み電流に対応する高電圧
、例えば５Ｖ系において、書き込み時には１２〜１５Ｖ
程度が印加される。そこで、メモリの構成単位である各
メモリセルの耐圧を大きくすることが必要となり、メモ
リセルの面積が大きくなり、集積回路全体として集積度
を上昇することができないという問題点があった。また
、ＥＥＰＲＯＭにおいては、その書き込み電圧がＥＰＲ
ＯＭよりも更に高い。このため、メモリへの電気的接続
を行う周辺回路も含めて耐圧の確保が難しく、回路を高
集積化できないという問題点があった。
、書き込み電流として大電流をドレイン・ソース間に流
し、フローティングゲートに電荷を蓄積し、データを記
憶するものである。このため、データの書き込み時にお
いては、各メモリセルに書き込み電流に対応する高電圧
、例えば５Ｖ系において、書き込み時には１２〜１５Ｖ
程度が印加される。そこで、メモリの構成単位である各
メモリセルの耐圧を大きくすることが必要となり、メモ
リセルの面積が大きくなり、集積回路全体として集積度
を上昇することができないという問題点があった。また
、ＥＥＰＲＯＭにおいては、その書き込み電圧がＥＰＲ
ＯＭよりも更に高い。このため、メモリへの電気的接続
を行う周辺回路も含めて耐圧の確保が難しく、回路を高
集積化できないという問題点があった。
【０００５】本発明は、通常の動作電圧でのデータの記
憶、書き替えを行うことができる不揮発性メモリを提供
することを目的とする。
憶、書き替えを行うことができる不揮発性メモリを提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る不揮発性メ
モリは、入力信号に従いその両端に反対の極性を出力し
て安定する揮発性メモリ回路と、この揮発性メモリ回路
の両端にそれぞれスイッチを介し接続され誘電体層が強
誘電体からなる一対の強誘電体コンデンサと、上記揮発
性メモリ回路の両端出力を短絡する短絡スイッチとを有
することを特徴とする。
モリは、入力信号に従いその両端に反対の極性を出力し
て安定する揮発性メモリ回路と、この揮発性メモリ回路
の両端にそれぞれスイッチを介し接続され誘電体層が強
誘電体からなる一対の強誘電体コンデンサと、上記揮発
性メモリ回路の両端出力を短絡する短絡スイッチとを有
することを特徴とする。
【０００７】
【作用】強誘電体メモリにおいては、電圧を印加するこ
とにより強誘電体に誘電分極を生じる。そこで、電源入
力時に、２つの強誘電体メモリの誘電分極の状態に応じ
て、揮発性メモリの極性をセットすることで、不揮発性
メモリとして動作する。そして、強誘電体メモリに誘電
分極を生じさせるのには、大電圧は必要ないため、メモ
リセル全体の耐圧を低く設定することができ、集積回路
の製作条件が緩和され、集積度を上昇することができる
。
とにより強誘電体に誘電分極を生じる。そこで、電源入
力時に、２つの強誘電体メモリの誘電分極の状態に応じ
て、揮発性メモリの極性をセットすることで、不揮発性
メモリとして動作する。そして、強誘電体メモリに誘電
分極を生じさせるのには、大電圧は必要ないため、メモ
リセル全体の耐圧を低く設定することができ、集積回路
の製作条件が緩和され、集積度を上昇することができる
。
【０００８】
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例に係る不揮発性メモリの
構成図であり、２つのインバータからなるＳＲＡＭ１０
、このＳＲＡＭ１０の両端とビットラインおよび反転ビ
ットラインを接続しワードラインによってオンオフされ
るデータ入出力スイッチ１２ａ，１２ｂ、ＳＲＡＭ１０
の両端ＮＩ接続されたリードライトスイッチ１４ａ，１
４ｂ、これらリードライトスイッチ１４ａ，１４ｂと制
御ラインＰＬを接続する強誘電体コンデンサ１６ａ，１
６ｂおよびＳＲＡＭ１０の両端に接続され、制御線ＥＱ
によってオンオフされるスイッチ１８からなっている。
いて説明する。図１は、実施例に係る不揮発性メモリの
構成図であり、２つのインバータからなるＳＲＡＭ１０
、このＳＲＡＭ１０の両端とビットラインおよび反転ビ
ットラインを接続しワードラインによってオンオフされ
るデータ入出力スイッチ１２ａ，１２ｂ、ＳＲＡＭ１０
の両端ＮＩ接続されたリードライトスイッチ１４ａ，１
４ｂ、これらリードライトスイッチ１４ａ，１４ｂと制
御ラインＰＬを接続する強誘電体コンデンサ１６ａ，１
６ｂおよびＳＲＡＭ１０の両端に接続され、制御線ＥＱ
によってオンオフされるスイッチ１８からなっている。
【０００９】ここで、強誘電体コンデンサ１６は、誘電
体層として強誘電体が使用されているコンデンサであり
、強誘電体としてはＰＺＴ（チタン酸ジルコン酸鉛）な
どが用いられる。そして、強誘電体は電場を加えない状
態においても誘電分極が生じるものである。このため、
強誘電体コンデンサ１６に電圧を印加し、誘電分極を生
じさせると、電圧の印加を中止した後も分極が継続する
。そこで、この強誘電体コンデンサ１６を利用して、デ
ータを記憶することができる。
体層として強誘電体が使用されているコンデンサであり
、強誘電体としてはＰＺＴ（チタン酸ジルコン酸鉛）な
どが用いられる。そして、強誘電体は電場を加えない状
態においても誘電分極が生じるものである。このため、
強誘電体コンデンサ１６に電圧を印加し、誘電分極を生
じさせると、電圧の印加を中止した後も分極が継続する
。そこで、この強誘電体コンデンサ１６を利用して、デ
ータを記憶することができる。
【００１０】このデータ記憶の機構について、図２に基
づいて説明する。可変の電源によって、コンデンサ１６
に対し−ＶＤＤ〜＋ＶＤＤの電圧を印加すると、コンデ
ンサ１６における分極に起因する電荷は図４（Ｂ）に示
すように、ヒテリシスを持ち、その一方側のみをみた場
合には、ＶＤＤを印加した場合には、電荷δｑの分極が
残留し、−ＶＤＤを印加した場合には、電荷−δｑの分
極が残留する。従って、この分極状態を利用して、デー
タを記憶することができる。
づいて説明する。可変の電源によって、コンデンサ１６
に対し−ＶＤＤ〜＋ＶＤＤの電圧を印加すると、コンデ
ンサ１６における分極に起因する電荷は図４（Ｂ）に示
すように、ヒテリシスを持ち、その一方側のみをみた場
合には、ＶＤＤを印加した場合には、電荷δｑの分極が
残留し、−ＶＤＤを印加した場合には、電荷−δｑの分
極が残留する。従って、この分極状態を利用して、デー
タを記憶することができる。
【００１１】次に、この誘電分極に起因する電荷δｑに
基づく、データのセットについて図３及び図４に基づい
て説明する。ここで、図３はデータ「１」を書き込む場
合であり、図４はデータ「０」を書き込む場合である。 強誘電体コンデンサ１６における静電容量をＣｓとする
と、このＣｓは電圧の印加に応じて変化する量Ｃと、電
圧の印加を取り除いても残留する分極に対応する量δＣ
からなっていると考えられ、これに対応してコンデンサ
に蓄積される電荷は電圧の印加に応じて蓄積される電荷
ｑおよび上述の分極に対応する電荷δｑからなる。従っ
て、印加する電圧をＶとした場合には、ｑ＋δｑ＝（Ｃ
＋δＣ）Ｖ （ここで、Ｃｓ＝Ｃ＋δＣとする。） の関係がある。
基づく、データのセットについて図３及び図４に基づい
て説明する。ここで、図３はデータ「１」を書き込む場
合であり、図４はデータ「０」を書き込む場合である。 強誘電体コンデンサ１６における静電容量をＣｓとする
と、このＣｓは電圧の印加に応じて変化する量Ｃと、電
圧の印加を取り除いても残留する分極に対応する量δＣ
からなっていると考えられ、これに対応してコンデンサ
に蓄積される電荷は電圧の印加に応じて蓄積される電荷
ｑおよび上述の分極に対応する電荷δｑからなる。従っ
て、印加する電圧をＶとした場合には、ｑ＋δｑ＝（Ｃ
＋δＣ）Ｖ （ここで、Ｃｓ＝Ｃ＋δＣとする。） の関係がある。
【００１２】このため、図３（Ａ）に示すように、電圧
Ｖをコンデンサ１６に印加した場合には、正極側に電荷
ｑ＋δｑが蓄積され、負極側に−ｑ−δｑの電荷が蓄積
される。また、図３（Ｂ）に示すように、電源をオフし
、電圧Ｖの印加を取り除いた場合には、コンデンサ１６
には上述の電荷が蓄積された状態であり、電位差Ｖであ
るが、強誘電体層１１６には±δｑの分極が残留する。 そこで、この強誘電体の誘電分極をデータの記憶に利用
する。すなわち、図３（Ｃ）に示すようにコンデンサ１
６の両極を短絡すると、強誘電体層１１６における分極
は残留することになり、コンデンサ１６の強誘電体層１
１６において、図における上側が−δｑ、下側がδｑと
いう状態が書き込まれたことになる。
Ｖをコンデンサ１６に印加した場合には、正極側に電荷
ｑ＋δｑが蓄積され、負極側に−ｑ−δｑの電荷が蓄積
される。また、図３（Ｂ）に示すように、電源をオフし
、電圧Ｖの印加を取り除いた場合には、コンデンサ１６
には上述の電荷が蓄積された状態であり、電位差Ｖであ
るが、強誘電体層１１６には±δｑの分極が残留する。 そこで、この強誘電体の誘電分極をデータの記憶に利用
する。すなわち、図３（Ｃ）に示すようにコンデンサ１
６の両極を短絡すると、強誘電体層１１６における分極
は残留することになり、コンデンサ１６の強誘電体層１
１６において、図における上側が−δｑ、下側がδｑと
いう状態が書き込まれたことになる。
【００１３】そして、図３（Ｄ）に示すようにビットラ
インｂｉｔに接続すると、このビットラインｂｉｔは、
容量Ｃｂｉｔ からなるコンデンサと表される。そこで
、コンデンサ１６の図における下側の電極を電圧Ｖだけ
かさ上げすると２つのコンデンサ容量に対応した電荷が
蓄積され、ビットラインｂｉｔの電位はここに蓄積され
る電荷ｑｂ＋ に応じたものとなる。
インｂｉｔに接続すると、このビットラインｂｉｔは、
容量Ｃｂｉｔ からなるコンデンサと表される。そこで
、コンデンサ１６の図における下側の電極を電圧Ｖだけ
かさ上げすると２つのコンデンサ容量に対応した電荷が
蓄積され、ビットラインｂｉｔの電位はここに蓄積され
る電荷ｑｂ＋ に応じたものとなる。
【００１４】一方、コンデンサ１６に対する電圧印加の
方向を反対にした場合には、図４（Ａ）〜（Ｃ）に示す
ように上述と同様の電荷の蓄積、分極が起こるが、その
電荷の正負が反対になっている。そこで、図４（Ｄ）に
示すように、電圧Ｖかさ上げした場合には、ビットライ
ンｂｉｔに電荷ｑｂ− に対応した電荷が取り出される
。 ここで、図３（Ｄ）の場合と図４（Ｄ）の場合のビット
ラインｂｉｔの電圧差は、強誘電体の誘電分離による電
荷δｑが＋される場合と−される場合の差になり、
ΔＶ＝（ｑｂ＋ −ｑｂ− ）／Ｃｂｉｔ ＝２δｑ／
（Ｃｓ ＋Ｃｂｉｔ ）となる。
方向を反対にした場合には、図４（Ａ）〜（Ｃ）に示す
ように上述と同様の電荷の蓄積、分極が起こるが、その
電荷の正負が反対になっている。そこで、図４（Ｄ）に
示すように、電圧Ｖかさ上げした場合には、ビットライ
ンｂｉｔに電荷ｑｂ− に対応した電荷が取り出される
。 ここで、図３（Ｄ）の場合と図４（Ｄ）の場合のビット
ラインｂｉｔの電圧差は、強誘電体の誘電分離による電
荷δｑが＋される場合と−される場合の差になり、
ΔＶ＝（ｑｂ＋ −ｑｂ− ）／Ｃｂｉｔ ＝２δｑ／
（Ｃｓ ＋Ｃｂｉｔ ）となる。
【００１５】このため、この電位差ΔＶを「０」、「１
」を表す信号として取り出せば、書き込まれたデータを
読み出すことができる。
」を表す信号として取り出せば、書き込まれたデータを
読み出すことができる。
【００１６】ここで、上述の電位差ΔＶは、次のように
して算出される。
して算出される。
【００１７】まず、電荷は保存されることから、ｑｂ−
ｑｓ＝±δｑ … （１）また、２つのコ
ンデンサにおける電圧降下は、ｑｂ／Ｃｂｉｔ ＋ｑｓ
／Ｃｓ＝Ｖ … （２）である。
ｑｓ＝±δｑ … （１）また、２つのコ
ンデンサにおける電圧降下は、ｑｂ／Ｃｂｉｔ ＋ｑｓ
／Ｃｓ＝Ｖ … （２）である。
【００１８】従って、式（１），（２）より、ｑｂ＝Ｃ
ｂｉｔ （ＣｓＶ±δｑ）／（Ｃｓ＋Ｃｂｉｔ ）とな
る。そして、＋δｑは、図３の場合に対応し、−δｑは
図４の場合に対応するため、ΔＶは上述のように表せる
ことになる。
ｂｉｔ （ＣｓＶ±δｑ）／（Ｃｓ＋Ｃｂｉｔ ）とな
る。そして、＋δｑは、図３の場合に対応し、−δｑは
図４の場合に対応するため、ΔＶは上述のように表せる
ことになる。
【００１９】従って、このΔＶをＳＲＡＭ１０の立上が
り時の状態決定に用いれば、強誘電体コンデンサ１６の
誘電分極によりデータを記憶することができる。このた
め、通常時にはＳＲＡＭ１０の内容を読み出すことによ
って、ビットラインにおいて、「０」、「１」のデータ
を書き込みまたは読み出すことができる。
り時の状態決定に用いれば、強誘電体コンデンサ１６の
誘電分極によりデータを記憶することができる。このた
め、通常時にはＳＲＡＭ１０の内容を読み出すことによ
って、ビットラインにおいて、「０」、「１」のデータ
を書き込みまたは読み出すことができる。
【００２０】次に、図１に示した不揮発性メモリの電源
オン時の初期動作を図５および図６に基づいて説明する
。まず、上述のようにして、各コンデンサ１６には、所
定のデータが書き込まれている（強誘電体が分極してい
る。）。そして、電源がオンされた場合には、ＳＲＡＭ
１０はそのときの状態（不定）条件によって、ＳＲＡＭ
１０の両端が０，５Ｖまたは５，０Ｖのいずれかの状態
で安定する（Ａ）。次に、スイッチ１８をオンして、Ｓ
ＲＡＭ１０の両端の電位を同一にする（Ｂ）。この時、
ＳＲＡＭ１０を構成するインバータ１０ａ，１０ｂの特
性が同一であれば、ＳＲＡＭ１０の両端は共に２．５Ｖ
で安定するはずであり、このようにＳＲＡＭ１０を構成
しておく。
オン時の初期動作を図５および図６に基づいて説明する
。まず、上述のようにして、各コンデンサ１６には、所
定のデータが書き込まれている（強誘電体が分極してい
る。）。そして、電源がオンされた場合には、ＳＲＡＭ
１０はそのときの状態（不定）条件によって、ＳＲＡＭ
１０の両端が０，５Ｖまたは５，０Ｖのいずれかの状態
で安定する（Ａ）。次に、スイッチ１８をオンして、Ｓ
ＲＡＭ１０の両端の電位を同一にする（Ｂ）。この時、
ＳＲＡＭ１０を構成するインバータ１０ａ，１０ｂの特
性が同一であれば、ＳＲＡＭ１０の両端は共に２．５Ｖ
で安定するはずであり、このようにＳＲＡＭ１０を構成
しておく。
【００２１】この状態において、プレート電圧を２．５
Ｖとすると共に、リードライトラインＲＷをＨとし、ス
イッチ１４をオンとして、ＳＲＡＭ１０の両端とコンデ
ンサ１４をそれぞれ接続する。このため、コンデンサ１
６の両端は共に２．５Ｖになる。従って、コンデンサ１
６における強誘電体の分極状態は破壊されない（Ｃ）。 そして、スイッチ１８をオフすると共に、プレート
電圧を−２．５Ｖに変更する（Ｄ）。これによって、コ
ンデンサ１６に書き込まれている電圧の差がコンデンサ
１６の上側の電極に現れる。すなわち、−２．５Ｖに対
し、２δｑに対応する電圧ΔｖがＳＲＡＭ１０の両端の
電位差として印加される。このため、ＳＲＡＭ１０は両
端のΔｖの差に応じて、動作し、高電圧である左側が５
Ｖ、右側が０Ｖで安定する（Ｅ）。このようにして、Ｓ
ＲＡＭ１０において、コンデンサ１６の状態に応じた状
態がセットできるため、不揮発性のメモリとして作用す
る。
Ｖとすると共に、リードライトラインＲＷをＨとし、ス
イッチ１４をオンとして、ＳＲＡＭ１０の両端とコンデ
ンサ１４をそれぞれ接続する。このため、コンデンサ１
６の両端は共に２．５Ｖになる。従って、コンデンサ１
６における強誘電体の分極状態は破壊されない（Ｃ）。 そして、スイッチ１８をオフすると共に、プレート
電圧を−２．５Ｖに変更する（Ｄ）。これによって、コ
ンデンサ１６に書き込まれている電圧の差がコンデンサ
１６の上側の電極に現れる。すなわち、−２．５Ｖに対
し、２δｑに対応する電圧ΔｖがＳＲＡＭ１０の両端の
電位差として印加される。このため、ＳＲＡＭ１０は両
端のΔｖの差に応じて、動作し、高電圧である左側が５
Ｖ、右側が０Ｖで安定する（Ｅ）。このようにして、Ｓ
ＲＡＭ１０において、コンデンサ１６の状態に応じた状
態がセットできるため、不揮発性のメモリとして作用す
る。
【００２２】しかし、上述の（Ｅ）において、コンデン
サ１６の両端には７．５Ｖおよび２．５Ｖの電圧が印加
されることになる。このため、コンデンサ１６における
分極状態、特に上側が負に分極していたコンデンサ１６
ｂの記憶内容は壊れる。従って、コンデンサ１６の記憶
内容を復元しておく必要がある。そこで、プレート電圧
を５Ｖとにする（Ｆ）。これによって、コンデンサ１６
ｂは上側が−の状態に復元される。このようにして、記
憶状態の復元が終了した場合には、リードライトをＬと
して不揮発性のメモリとして動作するコンデンサ１６を
切り離す（Ｇ）。これによって所定の記憶状態にＳＲＡ
Ｍ１０をセットすることができる。従って、不揮発性メ
モリとして機能する。
サ１６の両端には７．５Ｖおよび２．５Ｖの電圧が印加
されることになる。このため、コンデンサ１６における
分極状態、特に上側が負に分極していたコンデンサ１６
ｂの記憶内容は壊れる。従って、コンデンサ１６の記憶
内容を復元しておく必要がある。そこで、プレート電圧
を５Ｖとにする（Ｆ）。これによって、コンデンサ１６
ｂは上側が−の状態に復元される。このようにして、記
憶状態の復元が終了した場合には、リードライトをＬと
して不揮発性のメモリとして動作するコンデンサ１６を
切り離す（Ｇ）。これによって所定の記憶状態にＳＲＡ
Ｍ１０をセットすることができる。従って、不揮発性メ
モリとして機能する。
【００２３】このように本実施例のメモリはそのコンデ
ンサ１６において−２．５Ｖ〜５Ｖの電圧が印加される
が、ＳＲＡＭ１０その他の回路には０〜５Ｖしか利用さ
れない。このため、通常の動作電位（５Ｖ系）において
書き込み、書き替えを行うことができ、メモリ、その周
辺回路において特別の耐圧を考慮する必要がない。そこ
で、回路を構成するトランジスタを通常のロジックと同
様のもので足り、全体として面積を小さくでき、集積度
を上昇することができる。
ンサ１６において−２．５Ｖ〜５Ｖの電圧が印加される
が、ＳＲＡＭ１０その他の回路には０〜５Ｖしか利用さ
れない。このため、通常の動作電位（５Ｖ系）において
書き込み、書き替えを行うことができ、メモリ、その周
辺回路において特別の耐圧を考慮する必要がない。そこ
で、回路を構成するトランジスタを通常のロジックと同
様のもので足り、全体として面積を小さくでき、集積度
を上昇することができる。
【００２４】次に、図７（Ａ）に、この不揮発性メモリ
を利用したメモリアレイの構成を示す。この例では、４
つ（２×２）のメモリセルＮＶＭを有しており、そのそ
れぞれにデコーダ２０およびリードライト部２２が接続
されている。すなわち、デコーダ２０には、その入力側
にアドレスバスおよび制御ラインが接続されているとと
もに、出力側にワードラインＷ、ＥＱライン、ＲＷライ
ン、プレートラインＰＬが接続されている。また、リー
ドライト部２２には、その入力側にデータバスが接続さ
れており、出力側にビットラインｂおよび反転ビットラ
インｒｂが接続されている。なお、図７（Ｂ）に本実施
例の不揮発性メモリＮＶＭをシンボル化したものを示し
ており、図７（Ａ）における各不揮発性メモリＮＶＭは
図１の構成を有している。
を利用したメモリアレイの構成を示す。この例では、４
つ（２×２）のメモリセルＮＶＭを有しており、そのそ
れぞれにデコーダ２０およびリードライト部２２が接続
されている。すなわち、デコーダ２０には、その入力側
にアドレスバスおよび制御ラインが接続されているとと
もに、出力側にワードラインＷ、ＥＱライン、ＲＷライ
ン、プレートラインＰＬが接続されている。また、リー
ドライト部２２には、その入力側にデータバスが接続さ
れており、出力側にビットラインｂおよび反転ビットラ
インｒｂが接続されている。なお、図７（Ｂ）に本実施
例の不揮発性メモリＮＶＭをシンボル化したものを示し
ており、図７（Ａ）における各不揮発性メモリＮＶＭは
図１の構成を有している。
【００２５】そして、この不揮発性メモリＮＶＭにデー
タを書き込む場合には、図８に示すようにＥＱをＬ、Ｒ
ＷをＨ、プレートＰＬをＬとした状態で、書き込みを行
うアドレスをアドレスバスにのせる。これによって、対
応するワードラインＷがＨとなり、ビットラインｂおよ
び反転ビットラインｒｂが対応するＳＲＡＭ１０の両端
に接続される。このため、ＳＲＡＭにビットラインのデ
ータがセットされる。そして、このときＲＷがＨとなっ
ているため、強誘電体コンデンサ１６にも、ＳＲＡＭ１
０の状態に応じた誘電分極が生じる。ここで、データが
０の側の強誘電体コンデンサ１６はその両側の電位が同
一であるため、ここには誘電分極が生じない。そこで、
ＲＷをＨとした状態でプレートをＨ（５Ｖ）とし、ここ
に上述の場合と反対の誘電分離を生じさせる。このよう
にして、強誘電体コンデンサ１６に対するデータの書き
込みを行うことができる。なお、この例では１列に２つ
の不揮発性メモリＮＶＭがあるため、２つのＮＶＭに対
し、該当するビットラインのデータが書き込まれる。
タを書き込む場合には、図８に示すようにＥＱをＬ、Ｒ
ＷをＨ、プレートＰＬをＬとした状態で、書き込みを行
うアドレスをアドレスバスにのせる。これによって、対
応するワードラインＷがＨとなり、ビットラインｂおよ
び反転ビットラインｒｂが対応するＳＲＡＭ１０の両端
に接続される。このため、ＳＲＡＭにビットラインのデ
ータがセットされる。そして、このときＲＷがＨとなっ
ているため、強誘電体コンデンサ１６にも、ＳＲＡＭ１
０の状態に応じた誘電分極が生じる。ここで、データが
０の側の強誘電体コンデンサ１６はその両側の電位が同
一であるため、ここには誘電分極が生じない。そこで、
ＲＷをＨとした状態でプレートをＨ（５Ｖ）とし、ここ
に上述の場合と反対の誘電分離を生じさせる。このよう
にして、強誘電体コンデンサ１６に対するデータの書き
込みを行うことができる。なお、この例では１列に２つ
の不揮発性メモリＮＶＭがあるため、２つのＮＶＭに対
し、該当するビットラインのデータが書き込まれる。
【００２６】また、パワーオン時には、強誘電体コンデ
ンサ１６の誘電分離の状態に応じて、ＳＲＡＭ１０の状
態のセットを行う。そこで、図９に示すようにワードラ
インビットラインともにＬの状態で、各制御線を操作し
て上述の図５，図６に示したような初期化を行う。
ンサ１６の誘電分離の状態に応じて、ＳＲＡＭ１０の状
態のセットを行う。そこで、図９に示すようにワードラ
インビットラインともにＬの状態で、各制御線を操作し
て上述の図５，図６に示したような初期化を行う。
【００２７】そして、このような初期化を行った後はＲ
ＷをＬとしておくため、アドレスの指定により、該当す
るワードラインがＨとなりこのでーたがデータ供給部を
介しデータバスに出力される。
ＷをＬとしておくため、アドレスの指定により、該当す
るワードラインがＨとなりこのでーたがデータ供給部を
介しデータバスに出力される。
【００２８】
【発明の効果】以上説明したように、本発明に係る不揮
発性メモリによれば、強誘電体コンデンサにおける誘電
分極を不揮発性のデータ記憶に利用できるため、この書
き込みなどに高電圧が不要であり、メモリの耐圧を小さ
くでき、メモリを小形化することができ、集積度を上昇
することができる。
発性メモリによれば、強誘電体コンデンサにおける誘電
分極を不揮発性のデータ記憶に利用できるため、この書
き込みなどに高電圧が不要であり、メモリの耐圧を小さ
くでき、メモリを小形化することができ、集積度を上昇
することができる。
【図１】本発明に係るＰＬＤに利用する不揮発性メモリ
の実施例の構成を示す回路図。
の実施例の構成を示す回路図。
【図２】実施例の強誘電体コンデンサの誘電分極を示す
説明図。
説明図。
【図３】実施例の強誘電体コンデンサの動作を示す説明
図。
図。
【図４】実施例の強誘電体コンデンサの動作を示す説明
図。
図。
【図５】実施例の動作を示す説明図。
【図６】実施例の動作を示す説明図。
【図７】実施例の不揮発性メモリを利用したメモリアレ
イの構成図。
イの構成図。
【図８】同メモリセルの書き込み動作を示すチャート図
。
。
【図９】同メモリセルの初期化動作を示すチャート図。
１０ ＳＲＡＭ
１２，１４，１８ スイッチ
１６ 強誘電体コンデンサ
Claims (1)
- 【請求項１】 入力信号に従い、その両端に反対の極
性を出力して安定する揮発性メモリ回路と、この揮発性
メモリ回路の両端にそれぞれスイッチを介し接続され、
誘電体層が強誘電体からなる一対の強誘電体コンデンサ
と、上記揮発性メモリ回路の両端出力を短絡する短絡ス
イッチと、を有することを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143134A JPH04366495A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143134A JPH04366495A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366495A true JPH04366495A (ja) | 1992-12-18 |
Family
ID=15331715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143134A Pending JPH04366495A (ja) | 1991-06-14 | 1991-06-14 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366495A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100508836B1 (ko) * | 2001-03-07 | 2005-08-18 | 엔이씨 일렉트로닉스 가부시키가이샤 | 저 전원 전압에서 신뢰성이 개선되는 메모리 셀, 불휘발성메모리 장치 및 그 제어 방법 |
| DE4417289B4 (de) * | 1993-05-17 | 2007-01-04 | Micron Technology, Inc. (N.D.Ges.D. Staates Delaware) | Leistungsunabhängige, statische Speicher |
| JP2013008437A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶装置及び信号処理回路 |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2021073770A (ja) * | 2012-11-06 | 2021-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-06-14 JP JP3143134A patent/JPH04366495A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4417289B4 (de) * | 1993-05-17 | 2007-01-04 | Micron Technology, Inc. (N.D.Ges.D. Staates Delaware) | Leistungsunabhängige, statische Speicher |
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| JP2013008437A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶装置及び信号処理回路 |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2021073770A (ja) * | 2012-11-06 | 2021-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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