JPH04366896A - メモリ書き込み制御方法 - Google Patents
メモリ書き込み制御方法Info
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- JPH04366896A JPH04366896A JP3141484A JP14148491A JPH04366896A JP H04366896 A JPH04366896 A JP H04366896A JP 3141484 A JP3141484 A JP 3141484A JP 14148491 A JP14148491 A JP 14148491A JP H04366896 A JPH04366896 A JP H04366896A
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- pattern data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ラインメモリに文字パ
ターンデータを書き込む際に使用する書き込み制御方法
に関するものである。
ターンデータを書き込む際に使用する書き込み制御方法
に関するものである。
【０００２】センターから受信したコード情報により１
頁分の編集を行う際に、文字編集単位を１行として編集
を行い、副走査方向の文字引延走査をビット幅（ｂｉｔ
０ 〜ｂｉｔ ７）で処理する場合に、同一行内で発
生した文字パターンの引延率（ 文字パターンの拡大率
） が異なると、文字が現れないラインが生ずる。
頁分の編集を行う際に、文字編集単位を１行として編集
を行い、副走査方向の文字引延走査をビット幅（ｂｉｔ
０ 〜ｂｉｔ ７）で処理する場合に、同一行内で発
生した文字パターンの引延率（ 文字パターンの拡大率
） が異なると、文字が現れないラインが生ずる。
【０００３】そこで、周辺回路を変更することなく、同
一行内の引延率の混在が実現可能となる様にすることが
必要である。
一行内の引延率の混在が実現可能となる様にすることが
必要である。
【０００４】
【従来の技術】図６は従来のデータ設定回路の一例を示
す図、図７は従来のラインメモリの構成説明図の一例、
図８はラインメモリに引延率１で発生させた時のメモリ
状態説明図（従来）、図９はラインメモリに引延率２で
発生させた時のメモリ状態説明図（従来）、図１０は引
延率１と引延率２が混在した時に引延率１で発生させた
メモリ状態説明図（従来）である。
す図、図７は従来のラインメモリの構成説明図の一例、
図８はラインメモリに引延率１で発生させた時のメモリ
状態説明図（従来）、図９はラインメモリに引延率２で
発生させた時のメモリ状態説明図（従来）、図１０は引
延率１と引延率２が混在した時に引延率１で発生させた
メモリ状態説明図（従来）である。
【０００５】以下、図６〜図１０の説明を行う。先ず、
図６において、図中の ＬＤＡＴ ０ 〜ＬＤＡＴ ７
は、図示しない前段回路で引延・平滑された文字パター
ンデータ（以下，データと云う）であるが、引延率が１
の時はＬＤＡＴ ０のデータをラインメモリ２１に入力
する。
図６において、図中の ＬＤＡＴ ０ 〜ＬＤＡＴ ７
は、図示しない前段回路で引延・平滑された文字パター
ンデータ（以下，データと云う）であるが、引延率が１
の時はＬＤＡＴ ０のデータをラインメモリ２１に入力
する。
【０００６】なお、引延率２の時は２倍に拡大された文
字を示し、ＬＤＡＴ ０， ＬＤＡＴ １のデータが、
引延率４の時は４倍に拡大された文字を示し、ＬＤＡＴ
０〜ＬＤＡＴ ３のデータをラインメモリに入力する
。
字を示し、ＬＤＡＴ ０， ＬＤＡＴ １のデータが、
引延率４の時は４倍に拡大された文字を示し、ＬＤＡＴ
０〜ＬＤＡＴ ３のデータをラインメモリに入力する
。
【０００７】さて、アドレスカウンタ１１は、書き込み
クロック＊ＷＲ をカウントしたカウント値をアドレス
としてラインメモリに送出しているので、例えば、ライ
ンメモリ２１に印加されたデータ ＬＤＡＴ ０ が対
応するアドレスに書き込まれる。
クロック＊ＷＲ をカウントしたカウント値をアドレス
としてラインメモリに送出しているので、例えば、ライ
ンメモリ２１に印加されたデータ ＬＤＡＴ ０ が対
応するアドレスに書き込まれる。
【０００８】なお、上記のアドレスカウンタは読出し時
にも使用するが、この時のアドレスはラインメモリ読出
回路２２からの読出しクロックを利用して読出アドレス
としてラインメモリに印加する。
にも使用するが、この時のアドレスはラインメモリ読出
回路２２からの読出しクロックを利用して読出アドレス
としてラインメモリに印加する。
【０００９】ここで、例えば、「あ」と云う文字をライ
ンメモリに書き込む場合、ラインメモリとしては主走査
方向（横方向）のアドレスは ００００ 〜ＦＦＦ（
１６ 進表示） まであるが、文字を書き込む領域は主
走査方向の全てのアドレスを使用するのではなく、設定
されたアドレス領域に書き込む様になっている。
ンメモリに書き込む場合、ラインメモリとしては主走査
方向（横方向）のアドレスは ００００ 〜ＦＦＦ（
１６ 進表示） まであるが、文字を書き込む領域は主
走査方向の全てのアドレスを使用するのではなく、設定
されたアドレス領域に書き込む様になっている。
【００１０】例えば、この領域の開始位置を０００ と
し， 終了位置を０１７（１６進法） とし、主走査方
向のビット数は２４ビットにしてある。そして、１ライ
ン目の走査が終了すれば２ライン目にアドレスをシフト
する為、上記のアドレスカウンタはカウント値０１７
からカウント値 １０００ に飛んで、２ライン目の先
頭アドレスを送出し，以後１ビットずつ主走査方向のア
ドレスを送出する。
し， 終了位置を０１７（１６進法） とし、主走査方
向のビット数は２４ビットにしてある。そして、１ライ
ン目の走査が終了すれば２ライン目にアドレスをシフト
する為、上記のアドレスカウンタはカウント値０１７
からカウント値 １０００ に飛んで、２ライン目の先
頭アドレスを送出し，以後１ビットずつ主走査方向のア
ドレスを送出する。
【００１１】なお、３ライン目の先頭アドレスは ２０
００，・・・１６ ライン目の先頭アドレスは Ｆ００
０， ２４ ライン目の先頭アドレスは １７０００を
それぞれ送出する。また、ラインメモリは、図７に示す
様にビット０〜ビット７の８つのメモリ部分を持ち、引
延率１の時は上記の様に ＬＤＡＴ ０ のデータしか
入力しないので、ビット０しか使用しない。しかし、引
延率２の時は ＬＤＡＴ ０ と ＬＤＡＴ １ の２
つのデータが入力となるので、ビット０とビット１を、
引延率４の時はビット０〜ビット３をそれぞれ使用する
。
００，・・・１６ ライン目の先頭アドレスは Ｆ００
０， ２４ ライン目の先頭アドレスは １７０００を
それぞれ送出する。また、ラインメモリは、図７に示す
様にビット０〜ビット７の８つのメモリ部分を持ち、引
延率１の時は上記の様に ＬＤＡＴ ０ のデータしか
入力しないので、ビット０しか使用しない。しかし、引
延率２の時は ＬＤＡＴ ０ と ＬＤＡＴ １ の２
つのデータが入力となるので、ビット０とビット１を、
引延率４の時はビット０〜ビット３をそれぞれ使用する
。
【００１２】さて、アドレスカウンタ１１が上記の様な
アドレスをラインメモリに送出することにより、図８に
示す様に、ビット０ の面に「あ」のパターンがライン
メモリに書き込まれる。
アドレスをラインメモリに送出することにより、図８に
示す様に、ビット０ の面に「あ」のパターンがライン
メモリに書き込まれる。
【００１３】なお、図中のＳ はパターン発生開始位置
で、＋Ｘ５はＳ から５ビットシフトした位置で、終了
位置は＋Ｘ２３ になっている。また、Ｙ１は２ライン
目の先頭アドレスだから １０００， Ｙ２ は３ライ
ン目だから ２０００， Ｙ３ は４ライン目だから
３０００ ・・Ｙ２３ は ２４ ライン目だから １
７０００となる。
で、＋Ｘ５はＳ から５ビットシフトした位置で、終了
位置は＋Ｘ２３ になっている。また、Ｙ１は２ライン
目の先頭アドレスだから １０００， Ｙ２ は３ライ
ン目だから ２０００， Ｙ３ は４ライン目だから
３０００ ・・Ｙ２３ は ２４ ライン目だから １
７０００となる。
【００１４】また、引延率２の時は、上記の様にＬＤＴ
Ａ ０とＬＤＴＡ１のデータがビット０とビット１の面
に書き込まれるので、図９に示す様に主走査方向（ 横
方向） と副走査方向（ 縦方向） が２倍に拡大され
た「あ」のパターンがラインメモリに書き込まれる。
Ａ ０とＬＤＴＡ１のデータがビット０とビット１の面
に書き込まれるので、図９に示す様に主走査方向（ 横
方向） と副走査方向（ 縦方向） が２倍に拡大され
た「あ」のパターンがラインメモリに書き込まれる。
【００１５】ここで、ラインメモリ内のビット０（引延
率１に対応）、またはビット０〜ビット３（引延率４に
対応）に書き込まれたデータを読み出す際には、引延率
をそれぞれ対応する値に設定してビット０、またはビッ
ト０〜ビット３を読み出して、図示しないシステムメモ
リに転送していた。
率１に対応）、またはビット０〜ビット３（引延率４に
対応）に書き込まれたデータを読み出す際には、引延率
をそれぞれ対応する値に設定してビット０、またはビッ
ト０〜ビット３を読み出して、図示しないシステムメモ
リに転送していた。
【００１６】
【発明が解決しようとする課題】しかし、引延率１で発
生した「あ」の文字パターンと、２で発生した「あ」の
文字パターンが同一行内に混在した場合（図５参照）、
引延率１で発生させた「あ」の文字パターンは上記の様
に、ビット０にしかデータが書き込まれておらず、ビッ
ト１には文字パターンが書き込まれていない。
生した「あ」の文字パターンと、２で発生した「あ」の
文字パターンが同一行内に混在した場合（図５参照）、
引延率１で発生させた「あ」の文字パターンは上記の様
に、ビット０にしかデータが書き込まれておらず、ビッ
ト１には文字パターンが書き込まれていない。
【００１７】そこで、読出時に引延率２に設定した場合
、ビット０とビット１の面を交互に読み出すので、文字
パターンが書き込まれていないビット１の部分が全白の
ラインとなり、ビット０の部分のみが読み出されるので
、図１０に示す様に交互のパターンになり、引延率の違
う文字パターンを同一行に発生することはできなかった
と云う問題があった。
、ビット０とビット１の面を交互に読み出すので、文字
パターンが書き込まれていないビット１の部分が全白の
ラインとなり、ビット０の部分のみが読み出されるので
、図１０に示す様に交互のパターンになり、引延率の違
う文字パターンを同一行に発生することはできなかった
と云う問題があった。
【００１８】本発明は、周辺回路を変更することなく、
同一行内の引延率の混在が実現可能となる様にすること
を目的とする。
同一行内の引延率の混在が実現可能となる様にすること
を目的とする。
【００１９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図中、１はアドレスカウンタ、２はそれ
ぞれ異なる処理ビット位置が付加された複数のメモリ部
分で構成されたラインメモリ、３は前回， 書込みを指
定した処理ビット位置のメモリ部分から読み出された文
字パターンデータが、一時、格納されるラッチ手段であ
る。
ック図である。図中、１はアドレスカウンタ、２はそれ
ぞれ異なる処理ビット位置が付加された複数のメモリ部
分で構成されたラインメモリ、３は前回， 書込みを指
定した処理ビット位置のメモリ部分から読み出された文
字パターンデータが、一時、格納されるラッチ手段であ
る。
【００２０】また、４は印加された処理ビット位置信号
と引延率信号を用いて、入力した文字パターンデータを
所定量だけシフトさせると共に、該シフトさせた文字パ
ターンデータと該ラッチ手段から読み出された文字パタ
ーンデータとを組合せて、今回， 指定した処理ビット
位置のメモリ部分に書き込ませる機能を有するメモリ手
段である。
と引延率信号を用いて、入力した文字パターンデータを
所定量だけシフトさせると共に、該シフトさせた文字パ
ターンデータと該ラッチ手段から読み出された文字パタ
ーンデータとを組合せて、今回， 指定した処理ビット
位置のメモリ部分に書き込ませる機能を有するメモリ手
段である。
【００２１】５はネックスト・アドレスが印加された時
、該アドレスカウンタから出力されたアドレスに、印加
されたネックストアドレスを加算して生成した、加算ア
ドレスを送出すると共に、該メモリ手段から読み出され
る文字パターンデータの内、該加算アドレスに書き込ま
れる文字パターンデータをセレクトして送出するアドレ
ス加算・データセレクト手段である。
、該アドレスカウンタから出力されたアドレスに、印加
されたネックストアドレスを加算して生成した、加算ア
ドレスを送出すると共に、該メモリ手段から読み出され
る文字パターンデータの内、該加算アドレスに書き込ま
れる文字パターンデータをセレクトして送出するアドレ
ス加算・データセレクト手段である。
【００２２】そして、メモリ手段とアドレス加算・デー
タセレクト手段を設け、該ラインメモリに対して、引延
率に対応した書き込みビット幅を決めて書き込みを行う
様にした。
タセレクト手段を設け、該ラインメモリに対して、引延
率に対応した書き込みビット幅を決めて書き込みを行う
様にした。
【００２３】
【作用】本発明は、引延率に関係なく、全ビット（例え
ば，ビット０〜ビット７）にパターンを書き込み（従来
は、引延率８の時のみビット０〜ビット７までの全ビッ
トを使用）、引延率８で読み出す様に制御することによ
り、引延率１の文字パターンと引延率２の文字パターン
を同一行に発生させても、文字パターンを正確に書き込
むことができ、同一方向内に異なる引延率の混在が可能
となった。
ば，ビット０〜ビット７）にパターンを書き込み（従来
は、引延率８の時のみビット０〜ビット７までの全ビッ
トを使用）、引延率８で読み出す様に制御することによ
り、引延率１の文字パターンと引延率２の文字パターン
を同一行に発生させても、文字パターンを正確に書き込
むことができ、同一方向内に異なる引延率の混在が可能
となった。
【００２４】
【実施例】図２は本発明のデータ設定回路の一例を示す
図、図３は本発明の実施例によるラインメモリへの書き
込みデータ配置図、図４は本発明による引延率１で発生
させた時のメモリ状態説明図、図５は本発明による引延
率１と２が混在した時のメモリ状態説明図である。
図、図３は本発明の実施例によるラインメモリへの書き
込みデータ配置図、図４は本発明による引延率１で発生
させた時のメモリ状態説明図、図５は本発明による引延
率１と２が混在した時のメモリ状態説明図である。
【００２５】ここで、ＲＯＭ ４１はメモリ手段４の構
成部分、アドレスカウンタ５１， セレクタ５２， セ
レクタ５３はアドレス加算・データ選択手段５の構成部
分、ラッチ３１はラッチ手段３の構成部分である。また
、全図を通じて同一符号は統一対象物を示す。
成部分、アドレスカウンタ５１， セレクタ５２， セ
レクタ５３はアドレス加算・データ選択手段５の構成部
分、ラッチ３１はラッチ手段３の構成部分である。また
、全図を通じて同一符号は統一対象物を示す。
【００２６】先ず、図２の中の” ＬＤＡＴ ０〜ＬＤ
ＡＴ ７ ”， ”＊ ＷＲ ” は図示しない前段の
引延・平滑回路から送出されたデータ， 書き込み信号
、” ＣＬＫ ” は図示しない漢字パターン発生回路
内での同期クロック、” ＢＩＴ ０ 〜ＢＩＴ ２
” は処理ビット位置を指定する信号で、上記の様にラ
インメモリの ｂｉｔ ０〜ｂｉｔ ７ の面のうちの
， 何れかを指定する。
ＡＴ ７ ”， ”＊ ＷＲ ” は図示しない前段の
引延・平滑回路から送出されたデータ， 書き込み信号
、” ＣＬＫ ” は図示しない漢字パターン発生回路
内での同期クロック、” ＢＩＴ ０ 〜ＢＩＴ ２
” は処理ビット位置を指定する信号で、上記の様にラ
インメモリの ｂｉｔ ０〜ｂｉｔ ７ の面のうちの
， 何れかを指定する。
【００２７】また、” ＮＥＸＴ ＡＤＲＳ ” は引
延率および処理ビット位置により、次のラインまで書き
込みデータがある場合に有効となる信号である。例えば
、図３の中の １１０から副走査方向（ 縦方向） の
開始位置が指定され、且つ引延率が４で、書き込むべき
ＬＤ ０〜ＬＤ ３のデータが次のラインのアドレスに
またがる場合、ＬＤ ０とＬＤ １をアドレス ０００
０ に書いた後、アドレス １０００ にＬＤ ２とＬ
Ｄ ３を書き込む為のアドレスである。
延率および処理ビット位置により、次のラインまで書き
込みデータがある場合に有効となる信号である。例えば
、図３の中の １１０から副走査方向（ 縦方向） の
開始位置が指定され、且つ引延率が４で、書き込むべき
ＬＤ ０〜ＬＤ ３のデータが次のラインのアドレスに
またがる場合、ＬＤ ０とＬＤ １をアドレス ０００
０ に書いた後、アドレス １０００ にＬＤ ２とＬ
Ｄ ３を書き込む為のアドレスである。
【００２８】更に、図３の中の” ＢＩＴ ２ 〜ＢＩ
Ｔ ０ ” は上記と同様に処理ビット位置を指定する
信号、” ＤＩ ０〜 ＤＩ ７ ” はラインメモリ
２１のデータビット、” ＬＤ ０〜ＬＤ ７ ”は（
図中の網掛けの部分） 図示しない引延・平滑化回路
からのラインデータ（ＬＤＡＴ０ 〜ＬＤＡＴ ７と同
一） 、” ＲＡＭ ０ 〜 ＲＡＭ ７ ”はライン
メモリから読み出されたデータである。
Ｔ ０ ” は上記と同様に処理ビット位置を指定する
信号、” ＤＩ ０〜 ＤＩ ７ ” はラインメモリ
２１のデータビット、” ＬＤ ０〜ＬＤ ７ ”は（
図中の網掛けの部分） 図示しない引延・平滑化回路
からのラインデータ（ＬＤＡＴ０ 〜ＬＤＡＴ ７と同
一） 、” ＲＡＭ ０ 〜 ＲＡＭ ７ ”はライン
メモリから読み出されたデータである。
【００２９】また、９ライン目のアドレスは＋１０００
（ １６ 進） 加算された値とする。次に、本発明
により図４に示す「あ」の文字パターン（引延率１）を
発生する場合の動作を図２〜図４を参照して説明する。
（ １６ 進） 加算された値とする。次に、本発明
により図４に示す「あ」の文字パターン（引延率１）を
発生する場合の動作を図２〜図４を参照して説明する。
【００３０】引延率が１だから、図２の ＲＯＭ ４１
に入力するデータ ＬＤＡＴ ０ 〜 ＬＤＡＴ ７
のうち有効データは ＬＤＡＴ ０ のみであるが、
このデータを図７に示す ｂｉｔ ０の面（ 処理ビッ
ト位置は ０００となる） に書き込まなければならな
い。
に入力するデータ ＬＤＡＴ ０ 〜 ＬＤＡＴ ７
のうち有効データは ＬＤＡＴ ０ のみであるが、
このデータを図７に示す ｂｉｔ ０の面（ 処理ビッ
ト位置は ０００となる） に書き込まなければならな
い。
【００３１】そこで、図３に示す様に、ＲＯＭ ４１は
ＬＤＡＴ ０ （ 図中のＬＤ ０と同一） が処理
ビット位置 ” ０００ ”， アドレス” ００００
”の ＤＩ ０ に書き込まれる様な操作をした後、
ＬＤ ０のデータが ２４ アドレス分（ 図７と同様
に，主走査方向のアドレス分）書き込まれ、書込みが終
了する。
ＬＤＡＴ ０ （ 図中のＬＤ ０と同一） が処理
ビット位置 ” ０００ ”， アドレス” ００００
”の ＤＩ ０ に書き込まれる様な操作をした後、
ＬＤ ０のデータが ２４ アドレス分（ 図７と同様
に，主走査方向のアドレス分）書き込まれ、書込みが終
了する。
【００３２】次に、処理ビット位置 ” ００１ ”に
おいて、ＬＤＡＴ ０をアドレス ” ００００ ”
の ＤＩ１ に書き込ませる為の操作をＲＯＭ に行わ
せるが、この時、処理ビット位置” ０００” に書き
込んだ ＬＤ ０ をラインメモリ２１から読み出して
ラッチ３１に格納する。
おいて、ＬＤＡＴ ０をアドレス ” ００００ ”
の ＤＩ１ に書き込ませる為の操作をＲＯＭ に行わ
せるが、この時、処理ビット位置” ０００” に書き
込んだ ＬＤ ０ をラインメモリ２１から読み出して
ラッチ３１に格納する。
【００３３】そして、次の ＬＤＡＴ ０ が入力する
時にラッチ３１のデータ（ＲＡＭ ０と示す） と組み
合わせてＲＯＭ ４１に入力する。この時、図３に示す
様に、処理ビット位置 ” ００１ ”， アドレス”
００００ ”の ＤＩ ０ にＲＡＭ ０ が，ＤＩ
１に ＬＤ ０ が書き込まれる様な操作を行わせる
。
時にラッチ３１のデータ（ＲＡＭ ０と示す） と組み
合わせてＲＯＭ ４１に入力する。この時、図３に示す
様に、処理ビット位置 ” ００１ ”， アドレス”
００００ ”の ＤＩ ０ にＲＡＭ ０ が，ＤＩ
１に ＬＤ ０ が書き込まれる様な操作を行わせる
。
【００３４】即ち、ＲＯＭ ０ はラインメモリの同一
アドレスから読み出したデータをそのまま書き込むこと
になる為、１ ライン目のデータは書き換えられず、２
ライン目以降のデータの書き換えがおこなわれる。
アドレスから読み出したデータをそのまま書き込むこと
になる為、１ ライン目のデータは書き換えられず、２
ライン目以降のデータの書き換えがおこなわれる。
【００３５】同様に、処理ビット位置 ” ０１０ ”
に， ＬＤＡＴ ０をアドレス ” ００００ ” の
ＤＩ ２ に書き込ませる為の操作を ＲＯＭに行わ
せる際、ＤＩ ０とＤＩ １のデータをＲＡＭ ２１か
ら読み出してラッチに格納し、入力する ＬＤＡＴ０
と同時に ＲＯＭに入力するが、図３に示す様に、処理
ビット位置 ”０１０ ”， アドレス” ００００
”の ＤＩ ０ にＲＡＭ ０ が， ＤＩ １にＲＡ
Ｍ １ が， ＤＩ ２にＬＤ ０が書き込まれる様な
操作を行わせる。
に， ＬＤＡＴ ０をアドレス ” ００００ ” の
ＤＩ ２ に書き込ませる為の操作を ＲＯＭに行わ
せる際、ＤＩ ０とＤＩ １のデータをＲＡＭ ２１か
ら読み出してラッチに格納し、入力する ＬＤＡＴ０
と同時に ＲＯＭに入力するが、図３に示す様に、処理
ビット位置 ”０１０ ”， アドレス” ００００
”の ＤＩ ０ にＲＡＭ ０ が， ＤＩ １にＲＡ
Ｍ １ が， ＤＩ ２にＬＤ ０が書き込まれる様な
操作を行わせる。
【００３６】これを繰り返して、図３の処理ビット位置
” １１１ ”に示す様に、ＲＡＭ ０ 〜ＲＡＭ６
まで読み出してラッチに格納し、入力するＬＤＡＴ
０と組み合わせてＲＯＭ ４１に入力し、ＤＩ ０〜Ｄ
Ｉ ６にＲＯＭ ０ 〜ＲＯＭ ６ を，ＤＩ ７にＬ
Ｄ ０を書き込まれる様な操作を行うことにより８ライ
ン分は完了する。
” １１１ ”に示す様に、ＲＡＭ ０ 〜ＲＡＭ６
まで読み出してラッチに格納し、入力するＬＤＡＴ
０と組み合わせてＲＯＭ ４１に入力し、ＤＩ ０〜Ｄ
Ｉ ６にＲＯＭ ０ 〜ＲＯＭ ６ を，ＤＩ ７にＬ
Ｄ ０を書き込まれる様な操作を行うことにより８ライ
ン分は完了する。
【００３７】これにより、図４の１ライン目（Ｓ） 〜
８ライン目に示す様に、ｂｉｔ ０ 〜ｂｉｔ ７のメ
モリ部分のアドレス ００００ の部分に「あ」の一部
の文字パターンが格納される。
８ライン目に示す様に、ｂｉｔ ０ 〜ｂｉｔ ７のメ
モリ部分のアドレス ００００ の部分に「あ」の一部
の文字パターンが格納される。
【００３８】以下、ＲＡＭ のアドレスを Ｙ０＝１０
００， Ｙ１＝２０００ にして上記と同じことを行う
ことにより、ＲＯＭ に図４に示す「あ」の文字パター
ンが設定される。なお、引延率が２の時は処理ビット位
置は ０００， ０１０， １００， １１０ の４位
置となるが、処理ビット位置 ０００の ＤＩ ０ に
ＬＤ ０ を， ＤＩ １に ＬＤ １ を、処理ビ
ット位置０１０ のＤＩ ０， ＤＩ １に ＲＡＭ
０， ＲＡＭ １ を、ＤＩ ２， ＤＩ ３にＬＤ
０， ＬＤ １をそれぞれ書き込む。
００， Ｙ１＝２０００ にして上記と同じことを行う
ことにより、ＲＯＭ に図４に示す「あ」の文字パター
ンが設定される。なお、引延率が２の時は処理ビット位
置は ０００， ０１０， １００， １１０ の４位
置となるが、処理ビット位置 ０００の ＤＩ ０ に
ＬＤ ０ を， ＤＩ １に ＬＤ １ を、処理ビ
ット位置０１０ のＤＩ ０， ＤＩ １に ＲＡＭ
０， ＲＡＭ １ を、ＤＩ ２， ＤＩ ３にＬＤ
０， ＬＤ １をそれぞれ書き込む。
【００３９】これにより、引延率が１と２の文字パター
ンを同一行内で混在させても、図５に示す様にお互いに
影響なくそれぞれのパターンを生成することができる。 また、引延率が４の時は ＤＩ ０ 〜 ＤＩ ３ ま
でに ＬＤ ０ 〜 ＬＤ ３ を書き込み、引延率８
の時は ＤＩ ０ 〜 ＤＩ ７ までに ＬＤ ０
〜 ＬＤ ７ を書き込むことにより、対応する文字パ
ターンを生成することができる。
ンを同一行内で混在させても、図５に示す様にお互いに
影響なくそれぞれのパターンを生成することができる。 また、引延率が４の時は ＤＩ ０ 〜 ＤＩ ３ ま
でに ＬＤ ０ 〜 ＬＤ ３ を書き込み、引延率８
の時は ＤＩ ０ 〜 ＤＩ ７ までに ＬＤ ０
〜 ＬＤ ７ を書き込むことにより、対応する文字パ
ターンを生成することができる。
【００４０】ここで、アドレスカウンタ５１， セレク
タ５２は、”ＮＥＸＴ ＡＤＲＳ ” が印加した時に
アドレスを所定値だけ加算し、ラインメモリに書き込む
文字パターンデータが連続する様にデータをセレクトす
る機能を持ち、セレクタ５３は ＮＥＸＴ ＡＤＲＳ，
により＊ ＷＲ， ＣＬＫ の内の１つを選択する機
能を持っている。
タ５２は、”ＮＥＸＴ ＡＤＲＳ ” が印加した時に
アドレスを所定値だけ加算し、ラインメモリに書き込む
文字パターンデータが連続する様にデータをセレクトす
る機能を持ち、セレクタ５３は ＮＥＸＴ ＡＤＲＳ，
により＊ ＷＲ， ＣＬＫ の内の１つを選択する機
能を持っている。
【００４１】また、ラインメモリからの読出しは、常に
引延率８を設定して読み出せば、ｂｉｔ ０ 〜ｂｉｔ
７ までの８つのメモリ部分の全てを読み出すことが
できるので、引延率が混在した場合でもそれぞれの文字
パターンデータがシステムメモリに転送される。
引延率８を設定して読み出せば、ｂｉｔ ０ 〜ｂｉｔ
７ までの８つのメモリ部分の全てを読み出すことが
できるので、引延率が混在した場合でもそれぞれの文字
パターンデータがシステムメモリに転送される。
【００４２】
【発明の効果】以上詳細に説明した様に本発明によれば
、周辺回路を変更することなく、同一行内の引延率の混
在が実現可能となると云う効果がある。
、周辺回路を変更することなく、同一行内の引延率の混
在が実現可能となると云う効果がある。
【図１】本発明の原理ブロック図である。
【図２】本発明のデータ設定回路の一例を示す図である
。
。
【図３】本発明の実施例によるラインメモリへの書き込
みデータ配置図である。
みデータ配置図である。
【図４】本発明による引延率１で発生させた時のメモリ
状態説明図である。
状態説明図である。
【図５】本発明による引延率１と２が混在した時のメモ
リ状態説明図である。
リ状態説明図である。
【図６】従来のデータ設定回路の一例を示す図である。
【図７】従来のラインメモリの構成説明図の一例である
。
。
【図８】ラインメモリに引延率１で発生させた時のメモ
リ状態説明図（従来）である。
リ状態説明図（従来）である。
【図９】ラインメモリに引延率２で発生させた時のメモ
リ状態説明図（従来）である。
リ状態説明図（従来）である。
【図１０】引延率１と引延率２が混在した時に引延率１
で発生させたメモリ状態説明図（従来）である。
で発生させたメモリ状態説明図（従来）である。
１ アドレスカウンタ
２ ラインメモリ
２ ラインメモリ
Claims (1)
- 【請求項１】 アドレスカウンタ（１） から送出さ
れたアドレスを用いて、入力する文字パターンデータを
、ラインメモリ（２） の構成要素であり、それぞれ異
なる処理ビット位置が付加された複数のメモリ部分に書
き込む際に、前回， 書込みを指定した処理ビット位置
のメモリ部分から読み出された文字パターンデータが、
一時、格納されるラッチ手段（３） と、印加された処
理ビット位置信号と引延率信号を用いて、入力した文字
パターンデータを所定量だけシフトさせると共に、該シ
フトさせた文字パターンデータと該ラッチ手段から読み
出された文字パターンデータとを組合せて、今回， 指
定した処理ビット位置のメモリ部分に書き込ませる機能
を有するメモリ手段（４）と、ネックスト・アドレスが
印加された時、該アドレスカウンタから出力されたアド
レスに、印加されたネックストアドレスを加算して生成
した、加算アドレスを送出すると共に、該メモリ手段か
ら読み出される文字パターンデータの内、該加算アドレ
スに書き込まれる文字パターンデータをセレクトして送
出するアドレス加算・データセレクト手段（５） とを
設け、該ラインメモリに対して、引延率に対応して書き
込みビット幅を決めて書き込みを行う様にしたことを特
徴とするメモリ書き込み制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141484A JP3006162B2 (ja) | 1991-06-13 | 1991-06-13 | メモリ書き込み制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141484A JP3006162B2 (ja) | 1991-06-13 | 1991-06-13 | メモリ書き込み制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04366896A true JPH04366896A (ja) | 1992-12-18 |
| JP3006162B2 JP3006162B2 (ja) | 2000-02-07 |
Family
ID=15292982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141484A Expired - Fee Related JP3006162B2 (ja) | 1991-06-13 | 1991-06-13 | メモリ書き込み制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006162B2 (ja) |
-
1991
- 1991-06-13 JP JP3141484A patent/JP3006162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3006162B2 (ja) | 2000-02-07 |
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Legal Events
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