JPH068990B2 - パタ−ン表示信号発生装置 - Google Patents
パタ−ン表示信号発生装置Info
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- JPH068990B2 JPH068990B2 JP62070730A JP7073087A JPH068990B2 JP H068990 B2 JPH068990 B2 JP H068990B2 JP 62070730 A JP62070730 A JP 62070730A JP 7073087 A JP7073087 A JP 7073087A JP H068990 B2 JPH068990 B2 JP H068990B2
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- pattern
- display
- memory
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/24—Generation of individual character patterns
- G09G5/28—Generation of individual character patterns for enhancement of character form, e.g. smoothing
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はパターン表示信号発生装置であって、メモリと
第１及び第２のシフトレジスタと論理回路とにより、回
路構成が簡単でパターンの表示形式の自由度が大きく、
メモリ容量を小とする。
第１及び第２のシフトレジスタと論理回路とにより、回
路構成が簡単でパターンの表示形式の自由度が大きく、
メモリ容量を小とする。
本発明はパターン表示信号発生装置に関し、表示画面に
例えばキャラクタ等のパターンを表示するための信号を
発生するパターン表示信号発生装置に関する。
例えばキャラクタ等のパターンを表示するための信号を
発生するパターン表示信号発生装置に関する。
例えばテレビジョンの表示画面に文字，数字，記号等の
キャラクタ及び図形等のパターンのうちキャラクタを表
示する場合、キャラクタをそのまま表示する他に、キャ
ラクタの縁部を強調して表示する縁どり表示が従来より
行なわれている。
キャラクタ及び図形等のパターンのうちキャラクタを表
示する場合、キャラクタをそのまま表示する他に、キャ
ラクタの縁部を強調して表示する縁どり表示が従来より
行なわれている。
従来のパターン表示信号発生装置で、第４図に示すＹラ
インのＸカラムのドットを表示するデータに基づいて１
ドットの縁どり表示を行なう場合、次の操作が行なわれ
る。
インのＸカラムのドットを表示するデータに基づいて１
ドットの縁どり表示を行なう場合、次の操作が行なわれ
る。
Ｙ−１ラインを表示するときＹラインのデータの読み
出しを行ない、Ｙ−１ラインのＸ−１カラムからＸ＋１
カラムのドットを表示させる。
出しを行ない、Ｙ−１ラインのＸ−１カラムからＸ＋１
カラムのドットを表示させる。
Ｙラインを表示するときこのＹラインのデータを読み
出して、Ｘカラムの左右のＸ−１カラム及びＸ＋１カラ
ムのドットを表示させる。
出して、Ｘカラムの左右のＸ−１カラム及びＸ＋１カラ
ムのドットを表示させる。
Ｙ＋１ラインを表示するときＹラインのデータの読み
出しを行ない、Ｙ＋１ラインのＸ−１カラムからＸ＋１
カラムのドットを表示させる。
出しを行ない、Ｙ＋１ラインのＸ−１カラムからＸ＋１
カラムのドットを表示させる。
これによって第４図の斜線を付したドットが表示され縁
どり表示が行なわれる。
どり表示が行なわれる。
従来装置は、１ドットの縁どり表示を行なう際に、上下
１ラインを含む３ラインのデータを読み出す必要があ
り、回路が非常に複雑となるという問題点があった。
１ラインを含む３ラインのデータを読み出す必要があ
り、回路が非常に複雑となるという問題点があった。
また１ドットの縁どり表示を行なう装置で２ドットの縁
どり表示を行なうことはできず、キャラクタの表示形式
の自由度が小さいという問題点があった。
どり表示を行なうことはできず、キャラクタの表示形式
の自由度が小さいという問題点があった。
上記の問題点を解決するものとして第５図に示すパター
ン発生装置が考えられる。
ン発生装置が考えられる。
第５図に示すメモリ１０には通常のキャラクタを表示す
るパターンのデータが記憶され、メモリ１１には通常の
キャラクタの縁部を除いた中央部のみのパターン（つま
りキャラクタを構成する線が細にパターン）のデータが
記憶されている。
るパターンのデータが記憶され、メモリ１１には通常の
キャラクタの縁部を除いた中央部のみのパターン（つま
りキャラクタを構成する線が細にパターン）のデータが
記憶されている。
メモリ１０，１１夫々から同時に読み出されたデータは
夫々シフトレジスタ１２，１３でクロック信号φを用い
てパラレル／シリアル変換され、端子１４，１５夫々よ
り出力される。これと共にシフトレジスタ１２，１３夫
々の出力はイクスクルーシブオア回路１６に供給され、
ここで縁どり表示用の表示信号が得られ端子１７より出
力される。
夫々シフトレジスタ１２，１３でクロック信号φを用い
てパラレル／シリアル変換され、端子１４，１５夫々よ
り出力される。これと共にシフトレジスタ１２，１３夫
々の出力はイクスクルーシブオア回路１６に供給され、
ここで縁どり表示用の表示信号が得られ端子１７より出
力される。
第５図に示す装置では、メモリ１０，１１夫々に同一の
文字に対するパターンを記憶しなければならないために
大きなメモリ容量が必要となるという問題点があった。
文字に対するパターンを記憶しなければならないために
大きなメモリ容量が必要となるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、回路構
成が簡単でキャラクタ等のパターンの表示形式の自由度
が大であり、メモリ容量が小さくて済むパターン発生装
置を提供することを目的とする。
成が簡単でキャラクタ等のパターンの表示形式の自由度
が大であり、メモリ容量が小さくて済むパターン発生装
置を提供することを目的とする。
本発明のパターン表示信号発生装置は、予め複合化され
たパターンデータを複数記憶したメモリ（２６）と、 メモリ（２６）から読み出されるパターンデータのうち
奇数番目のビットのデータをパラレルに供給され、第１
のクロック信号でシフトしてシリアルに出力する第１の
シフトレジスタ（２８）と、 メモリ（２６）から読み出されるパターンデータのうち
偶数番目のビットのデータをパラレルに供給され、第１
のクロック信号と逆相の第２のクロック信号でシフトし
てシリアルに出力する第２のシフトレジスタ（２９）
と、 第１のシフトレジスタ（２８）及び第２のシフトレジス
タ（２９）夫々の出力信号を論理演算して、少なくとも
パターンの縁部を強調して表示する縁どり表示用の表示
信号を得る論理回路（３２）とを有する。
たパターンデータを複数記憶したメモリ（２６）と、 メモリ（２６）から読み出されるパターンデータのうち
奇数番目のビットのデータをパラレルに供給され、第１
のクロック信号でシフトしてシリアルに出力する第１の
シフトレジスタ（２８）と、 メモリ（２６）から読み出されるパターンデータのうち
偶数番目のビットのデータをパラレルに供給され、第１
のクロック信号と逆相の第２のクロック信号でシフトし
てシリアルに出力する第２のシフトレジスタ（２９）
と、 第１のシフトレジスタ（２８）及び第２のシフトレジス
タ（２９）夫々の出力信号を論理演算して、少なくとも
パターンの縁部を強調して表示する縁どり表示用の表示
信号を得る論理回路（３２）とを有する。
本発明においては、複合化されたパターンデータを奇数
番目のビットのデータ，偶数番目のビットのデータに分
け、夫々を互いに逆相の第１及び第２のクロック信号で
シフトして第１，第２のシフトレジスタ（１２，１３）
夫々よりシリアル信号とする。
番目のビットのデータ，偶数番目のビットのデータに分
け、夫々を互いに逆相の第１及び第２のクロック信号で
シフトして第１，第２のシフトレジスタ（１２，１３）
夫々よりシリアル信号とする。
これによってパターンデータの隣接する奇，偶夫々のビ
ットが時間的に重ね合わされ論理演算が可能となり、メ
モリ容量が少なくなる。
ットが時間的に重ね合わされ論理演算が可能となり、メ
モリ容量が少なくなる。
また上記２つのシリアル信号の論理演算によって縁どり
表示用の信号が得られ、縁どり表示のために表示するラ
インの上下のパターンデータをメモリより読み出す必要
がなく、回路構成が簡単となり、メモリ（２６）の複合
化されたパターンデータを変更するだけでパターンの表
示形式を変更できる。
表示用の信号が得られ、縁どり表示のために表示するラ
インの上下のパターンデータをメモリより読み出す必要
がなく、回路構成が簡単となり、メモリ（２６）の複合
化されたパターンデータを変更するだけでパターンの表
示形式を変更できる。
第１図は本発明のパターン発生装置の一実施例のブロッ
ク系統図を示す。
ク系統図を示す。
同図中、ライトアドレスカウンタ２０，リードアドレス
カウンタ２１夫々で発生されたライトアドレス，リード
アドレスはセレクタ２２に供給され、ここでコントロー
ラ２３よりの制御に応じていずれか一方が選択されて表
示メモリ２４に供給される。
カウンタ２１夫々で発生されたライトアドレス，リード
アドレスはセレクタ２２に供給され、ここでコントロー
ラ２３よりの制御に応じていずれか一方が選択されて表
示メモリ２４に供給される。
表示メモリ２４は、例えば文字，数字，記号等のキャラ
クタを表わすキャラクタコードを格納する。端子２５よ
り入来するキャラクタコードはライトアドレスの指定に
よって表示メモリ２４に読み込まれ、またリードアドレ
スによって表示メモリ２４から読み出されたキャラクタ
コードはキャラクタジェネレータ２６に供給される。
クタを表わすキャラクタコードを格納する。端子２５よ
り入来するキャラクタコードはライトアドレスの指定に
よって表示メモリ２４に読み込まれ、またリードアドレ
スによって表示メモリ２４から読み出されたキャラクタ
コードはキャラクタジェネレータ２６に供給される。
キャラクタジェネレータ２６は各キャラクタコードに対
応して例えば３２ライン×２４カラムのドットで構成さ
れる複合キャラクタデータを記憶したメモリである。こ
のメモリに記憶されている複合キャラクタデータは第２
図（Ａ）に示す如きパターンである。第２図中、○印で
示すドットは０を表わし、●印で示すドットは１
を表わす。
応して例えば３２ライン×２４カラムのドットで構成さ
れる複合キャラクタデータを記憶したメモリである。こ
のメモリに記憶されている複合キャラクタデータは第２
図（Ａ）に示す如きパターンである。第２図中、○印で
示すドットは０を表わし、●印で示すドットは１
を表わす。
上記のキャラクタジェネレータ２６はタイミングジェネ
レータ２７よりキャラクタ内のラインを指定する信号を
供給されており、上記のキャラクタコードに対応した複
合キャラクタデータのうち指定されたラインのデータが
キャラジェネレータ２６より読み出される。
レータ２７よりキャラクタ内のラインを指定する信号を
供給されており、上記のキャラクタコードに対応した複
合キャラクタデータのうち指定されたラインのデータが
キャラジェネレータ２６より読み出される。
第３図（Ａ）に示す如き読み出されたデータの奇数番目
のビットのデータはパラレルにシフトレジスタ２８に供
給され、偶数番目のビットのデータはパラレルにシフト
レジスタ２９に供給される。
のビットのデータはパラレルにシフトレジスタ２８に供
給され、偶数番目のビットのデータはパラレルにシフト
レジスタ２９に供給される。
シフトレジスタ２８，２９夫々はタイミングジェネレー
タ２７より、互いに逆位相のクロック信号φ１，φ２夫
々を各別に供給されており、供給されたクロック信号に
よって上記奇数番目のビット，偶数番目のビット夫々の
データを各別にシフトし、第３図（Ｂ），（Ｃ）に示す
シリアル信号を出力する。
タ２７より、互いに逆位相のクロック信号φ１，φ２夫
々を各別に供給されており、供給されたクロック信号に
よって上記奇数番目のビット，偶数番目のビット夫々の
データを各別にシフトし、第３図（Ｂ），（Ｃ）に示す
シリアル信号を出力する。
クロック信号φ１，φ２が互いに逆位相であるため、複
合キャラクタデータの隣接する奇，偶夫々のビットが時
間的に重ね合わされ以降の論理演算が可能となる。
合キャラクタデータの隣接する奇，偶夫々のビットが時
間的に重ね合わされ以降の論理演算が可能となる。
上記シフトレジスタ２８，２９夫々のシリアル信号は夫
々アンド回路３０，オア回路３１，イクスクルーシブオ
ア回路３２に共通に供給される。
々アンド回路３０，オア回路３１，イクスクルーシブオ
ア回路３２に共通に供給される。
これによってアンド回路３０，オア回路３１，イクスク
ルーシブオア回路３２夫々は第３図（Ｄ），（Ｅ），
（Ｆ）夫々に示す表示信号を生成し端子３３，３４，３
５より各別に出力する。
ルーシブオア回路３２夫々は第３図（Ｄ），（Ｅ），
（Ｆ）夫々に示す表示信号を生成し端子３３，３４，３
５より各別に出力する。
アンド回路３０よりの表示信号で第２図（Ｂ）に示すパ
ターンが表示され、このパターンは第５図に示す装置の
メモリ１１に記憶されたパターンと同様のものである。
オア回路３１よりの表示信号で第２図（Ｃ）に示すパタ
ーンが表示され、このパターンは第５図に示す装置のメ
モリ１０に記憶されたパターンと同様のものである。更
にイクスクルーシブオア回路３２よりの表示信号で第２
図（Ｄ）に示す縁どり表示のパターンが表示され、この
表示信号は第５図に示す装置のイクスクルーシブオア回
路１６より出力される表示信号と同様のものである。
ターンが表示され、このパターンは第５図に示す装置の
メモリ１１に記憶されたパターンと同様のものである。
オア回路３１よりの表示信号で第２図（Ｃ）に示すパタ
ーンが表示され、このパターンは第５図に示す装置のメ
モリ１０に記憶されたパターンと同様のものである。更
にイクスクルーシブオア回路３２よりの表示信号で第２
図（Ｄ）に示す縁どり表示のパターンが表示され、この
表示信号は第５図に示す装置のイクスクルーシブオア回
路１６より出力される表示信号と同様のものである。
このようにキャラクタジェネレータ２６に記憶された複
合キャラクタパターンから３種類の表示信号が生成さ
れ、第５図に示す装置に比してキャラクタジェネレータ
２０のメモリ容量は略１／２に減少する。
合キャラクタパターンから３種類の表示信号が生成さ
れ、第５図に示す装置に比してキャラクタジェネレータ
２０のメモリ容量は略１／２に減少する。
また、シフトレジスタ２８，２９とアンド回路３０，オ
ア回路３１，イクスクルーシブオア回路３２との簡単な
回路構成であり、キャラクタジェネレータ２６の複合キ
ャラクタデータを書き換えるだけで縁どりのドット数を
簡単に変更できキャラクタの表示形式の自由度が大き
い。
ア回路３１，イクスクルーシブオア回路３２との簡単な
回路構成であり、キャラクタジェネレータ２６の複合キ
ャラクタデータを書き換えるだけで縁どりのドット数を
簡単に変更できキャラクタの表示形式の自由度が大き
い。
上述の如く、本発明のパターン表示信号発生装置によれ
ば、回路構成が簡単で、パターンの表示形式の変更を簡
単に行なうことができその自由度が大きく、また、メモ
リ容量が少なくて済み、実用上きわめて有用である。
ば、回路構成が簡単で、パターンの表示形式の変更を簡
単に行なうことができその自由度が大きく、また、メモ
リ容量が少なくて済み、実用上きわめて有用である。
第１図は本発明装置の一実施例のブロック系統図、 第２図は第１図に示す装置各部のキャラクタパターンを
説明するための図、 第３図は第１図に示す装置各部の信号を説明するための
図、 第４図は従来の縁どり表示を説明するための図、 第５図は従来の問題点を解決するために考えられた装置
の一例のブロック系統図である。 図面中、 ２４は表示メモリ、 ２６はキャラクタジェネレータ、 ２７はタイミングジョネレータ、 ２８，２９はシフトレジスタ、 ３０はアンド回路、 ３１はオア回路、 ３２はイクスクルーシブオア回路である。
説明するための図、 第３図は第１図に示す装置各部の信号を説明するための
図、 第４図は従来の縁どり表示を説明するための図、 第５図は従来の問題点を解決するために考えられた装置
の一例のブロック系統図である。 図面中、 ２４は表示メモリ、 ２６はキャラクタジェネレータ、 ２７はタイミングジョネレータ、 ２８，２９はシフトレジスタ、 ３０はアンド回路、 ３１はオア回路、 ３２はイクスクルーシブオア回路である。
Claims (1)
- 【請求項１】予め複合化されたパターンデータを複数記
憶したメモリ（２６）と、 該メモリ（２６）から読み出されるパターンデータのう
ち奇数番目のビットのデータをパラレルに供給され、第
１のクロック信号でシフトしてシリアルに出力する第１
のシフトレジスタ（２８）と、 該メモリ（２６）から読み出されるパターンデータのう
ち偶数番目のビットのデータをパラレルに供給され、該
第１のクロック信号と逆相の第２のクロック信号でシフ
トしてシリアルに出力する第２のシフトレジスタ（２
９）と、 該第１のシフトレジスタ（２８）及び第２のシフトレジ
スタ（２９）夫々の出力信号を論理演算して、少なくと
もパターンの縁部を強調して表示する縁どり表示用の表
示信号を得る論理回路（３２）とを有することを特徴と
するパターン表示信号発生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070730A JPH068990B2 (ja) | 1987-03-25 | 1987-03-25 | パタ−ン表示信号発生装置 |
| DE8888302453T DE3877994T2 (de) | 1987-03-25 | 1988-03-21 | Generator von musteranzeigesignalen und anzeigegeraet mit verwendung dieser signale. |
| EP88302453A EP0284326B1 (en) | 1987-03-25 | 1988-03-21 | Pattern display signal generating apparatus and display apparatus using the same |
| KR8803231A KR910005364B1 (en) | 1987-03-25 | 1988-03-25 | Pattern display signal generating apparatus and display apparatus the same |
| US07/526,948 US5003304A (en) | 1987-03-25 | 1990-05-23 | Pattern display signal generating apparatus and display apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070730A JPH068990B2 (ja) | 1987-03-25 | 1987-03-25 | パタ−ン表示信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236088A JPS63236088A (ja) | 1988-09-30 |
| JPH068990B2 true JPH068990B2 (ja) | 1994-02-02 |
Family
ID=13439943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070730A Expired - Fee Related JPH068990B2 (ja) | 1987-03-25 | 1987-03-25 | パタ−ン表示信号発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5003304A (ja) |
| EP (1) | EP0284326B1 (ja) |
| JP (1) | JPH068990B2 (ja) |
| KR (1) | KR910005364B1 (ja) |
| DE (1) | DE3877994T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073635B2 (ja) * | 1988-12-21 | 1995-01-18 | 富士通株式会社 | 白抜き文字の作成方法 |
| KR920010811B1 (ko) * | 1990-05-10 | 1992-12-17 | 주식회사 금성사 | 텔레비젼 수상기에서의 데이타 편집.기억 방법및 그 장치 |
| FR2664999B1 (fr) * | 1990-07-23 | 1992-09-18 | Bull Sa | Dispositif d'entree sortie donnees pour l'affichage d'informations et procede mis en óoeuvre par un tel dispositif. |
| JP2726951B2 (ja) * | 1990-08-24 | 1998-03-11 | 富士ゼロックス株式会社 | 文字・図形描画装置 |
| US5457774A (en) * | 1991-11-15 | 1995-10-10 | Seiko Epson Corporation | Bit map data generation apparatus |
| US5909519A (en) * | 1996-05-21 | 1999-06-01 | Hewlett-Packard Company | Method for printing pseudo-bold characters at arbitrary orientations, scaling, and resolutions |
| US7551475B2 (en) | 2006-04-03 | 2009-06-23 | International Business Machines Corporation | Data shifting through scan registers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187257A (en) * | 1981-05-15 | 1982-11-17 | Fuji Xerox Co Ltd | Printing system |
| US4408198A (en) * | 1981-09-14 | 1983-10-04 | Shintron Company, Inc. | Video character generator |
| JPS5850589A (ja) * | 1981-09-21 | 1983-03-25 | 日本電気株式会社 | 表示処理装置 |
| US4613856A (en) * | 1983-04-04 | 1986-09-23 | Tektronix, Inc. | Character and video mode control circuit |
| US4616336A (en) * | 1983-05-11 | 1986-10-07 | International Business Machines Corp. | Independent image and annotation overlay with highlighting of overlay conflicts |
-
1987
- 1987-03-25 JP JP62070730A patent/JPH068990B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-21 DE DE8888302453T patent/DE3877994T2/de not_active Expired - Fee Related
- 1988-03-21 EP EP88302453A patent/EP0284326B1/en not_active Expired - Lifetime
- 1988-03-25 KR KR8803231A patent/KR910005364B1/ko not_active Expired
-
1990
- 1990-05-23 US US07/526,948 patent/US5003304A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5003304A (en) | 1991-03-26 |
| KR880011696A (ko) | 1988-10-29 |
| DE3877994T2 (de) | 1993-05-27 |
| DE3877994D1 (de) | 1993-03-18 |
| EP0284326B1 (en) | 1993-02-03 |
| EP0284326A2 (en) | 1988-09-28 |
| EP0284326A3 (en) | 1990-01-10 |
| KR910005364B1 (en) | 1991-07-29 |
| JPS63236088A (ja) | 1988-09-30 |
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