JPH04366924A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH04366924A JPH04366924A JP3143464A JP14346491A JPH04366924A JP H04366924 A JPH04366924 A JP H04366924A JP 3143464 A JP3143464 A JP 3143464A JP 14346491 A JP14346491 A JP 14346491A JP H04366924 A JPH04366924 A JP H04366924A
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- JP
- Japan
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- active matrix
- matrix substrate
- tft
- insulating film
- electrode
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
アクティブマトリクス表示装置に使用されるアクティブ
マトリクス基板の製造方法に関し、より詳しくは、スイ
ッチング素子として薄膜トランジスタ（以下ＴＦＴと称
する）を備え、かつ表示特性の向上を図るために付加容
量を備えたアクティブマトリクス基板の製造方法に関す
る。
アクティブマトリクス表示装置に使用されるアクティブ
マトリクス基板の製造方法に関し、より詳しくは、スイ
ッチング素子として薄膜トランジスタ（以下ＴＦＴと称
する）を備え、かつ表示特性の向上を図るために付加容
量を備えたアクティブマトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】図４は付加容量を備えた一般的なアクテ
ィブマトリクス表示装置の等価回路図を示す。この表示
装置は、横方向に平行な複数のゲートバス配線２４、２
４…に交差して、複数本のソースバス配線２５、２５…
を縦方向に配設してなる。ゲートバス配線２４及びソー
スバス配線２５で囲まれた矩形状をなす１つの絵素領域
には、絵素容量（ＣＬＣ）２３及び付加容量（ＣＳ）２
２が並列に設けられている。加えて、ゲートバス配線２
４及びソースバス配線２５にはそれぞれＴＦＴ２１のゲ
ート電極及びソース電極が接続されている。また、ＴＦ
Ｔ２１のドレイン電極には絵素容量２３及び付加容量２
２が接続されている。
ィブマトリクス表示装置の等価回路図を示す。この表示
装置は、横方向に平行な複数のゲートバス配線２４、２
４…に交差して、複数本のソースバス配線２５、２５…
を縦方向に配設してなる。ゲートバス配線２４及びソー
スバス配線２５で囲まれた矩形状をなす１つの絵素領域
には、絵素容量（ＣＬＣ）２３及び付加容量（ＣＳ）２
２が並列に設けられている。加えて、ゲートバス配線２
４及びソースバス配線２５にはそれぞれＴＦＴ２１のゲ
ート電極及びソース電極が接続されている。また、ＴＦ
Ｔ２１のドレイン電極には絵素容量２３及び付加容量２
２が接続されている。
【０００３】このような表示装置に用いられるアクティ
ブマトリクス基板は従来図５に示す製造工程で作製され
ていた。図５（ａ）に示すように、まず、透明ガラス等
からなる絶縁性基板１の上に、減圧ＣＶＤ法によって後
に半導体層２となるシリコン層を１００ｎｍの厚さに堆
積する。次いで、このシリコン層をホトリソグラフィ法
及びドライエッチング法によってパターンニングし、こ
れにより半導体層２を形成する。
ブマトリクス基板は従来図５に示す製造工程で作製され
ていた。図５（ａ）に示すように、まず、透明ガラス等
からなる絶縁性基板１の上に、減圧ＣＶＤ法によって後
に半導体層２となるシリコン層を１００ｎｍの厚さに堆
積する。次いで、このシリコン層をホトリソグラフィ法
及びドライエッチング法によってパターンニングし、こ
れにより半導体層２を形成する。
【０００４】次に、図５（ｂ）に示すように、例えばＣ
ＶＤ法によって絶縁性基板１上の全面に半導体層２を覆
うようにしてシリコン酸化物からなる絶縁膜３を１００
ｎｍの厚さに堆積する。その後、絶縁膜３上の全面にレ
ジスト膜４を形成し、次いで該レジスト膜４の半導体層
２の一部である第１容量電極２ｂ上の部分を除去する。 そして、このレジスト膜４をマスクとして用い、イオン
注入法によって第１容量電極２ｂとなる部分に、例えば
リンＰを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。尚、リンＰのドーピ
ング工程は絶縁膜３を形成する前に行ってもよい。
ＶＤ法によって絶縁性基板１上の全面に半導体層２を覆
うようにしてシリコン酸化物からなる絶縁膜３を１００
ｎｍの厚さに堆積する。その後、絶縁膜３上の全面にレ
ジスト膜４を形成し、次いで該レジスト膜４の半導体層
２の一部である第１容量電極２ｂ上の部分を除去する。 そして、このレジスト膜４をマスクとして用い、イオン
注入法によって第１容量電極２ｂとなる部分に、例えば
リンＰを不純物として、１００ＫｅＶ、５×１０１５ｃ
ｍ−２の条件下でドーピングする。尚、リンＰのドーピ
ング工程は絶縁膜３を形成する前に行ってもよい。
【０００５】次に、図５（ｃ）に示すように、レジスト
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は前述のゲートバス配線２４に接続されている
。また、第１容量電極２ｂ、絶縁膜３及び第２容量電極
６ｂにより、前述の付加容量２２が形成される。従って
、このアクティブマトリクス基板では、絶縁膜３が付加
容量の付加容量絶縁膜として用いられている。
膜４を除去し、半導体層２上に絶縁膜３を挟んでゲート
電極６及び第２容量電極６ａをパターン形成する。ゲー
ト電極６は前述のゲートバス配線２４に接続されている
。また、第１容量電極２ｂ、絶縁膜３及び第２容量電極
６ｂにより、前述の付加容量２２が形成される。従って
、このアクティブマトリクス基板では、絶縁膜３が付加
容量の付加容量絶縁膜として用いられている。
【０００６】次に、ゲート電極６及び第２容量電極６ａ
をマスクとして用い、イオン注入法によって、例えばリ
ンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ−
２の条件下でドーピングする。この不純物のイオン注入
により、半導体層２のゲート電極６及び第２容量電極６
ａの下方以外の部分にソース領域５ａ及びドレイン領域
５ｂが形成され、半導体層２のゲート電極６の下方の部
分にチャネル領域２ａが形成される。絶縁膜３はゲート
絶縁膜として機能する。以上の工程によりＴＦＴ２１が
作製される。
をマスクとして用い、イオン注入法によって、例えばリ
ンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ−
２の条件下でドーピングする。この不純物のイオン注入
により、半導体層２のゲート電極６及び第２容量電極６
ａの下方以外の部分にソース領域５ａ及びドレイン領域
５ｂが形成され、半導体層２のゲート電極６の下方の部
分にチャネル領域２ａが形成される。絶縁膜３はゲート
絶縁膜として機能する。以上の工程によりＴＦＴ２１が
作製される。
【０００７】次に、図５（ｄ）に示すように、絶縁性基
板１上の全面にＣＶＤ法によってシリコン酸化物からな
る層間絶縁膜７を形成する。そして、ドーピングした不
純物を活性化させるために、該絶縁性基板１を、例えば
窒素中で９５０℃で３０分間熱処理する。その後、層間
絶縁膜７のソース領域５ａ上及びドレイン領域５ｂ上の
部分にコンタクトホール９ａ、９ｂが形成され、該ソー
ス領域５ａ上のコンタクトホール９ａ上にソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ上及び層間絶縁膜７上には、絵素電極
８が形成され、これによりアクティブマトリクス基板が
作製される。
板１上の全面にＣＶＤ法によってシリコン酸化物からな
る層間絶縁膜７を形成する。そして、ドーピングした不
純物を活性化させるために、該絶縁性基板１を、例えば
窒素中で９５０℃で３０分間熱処理する。その後、層間
絶縁膜７のソース領域５ａ上及びドレイン領域５ｂ上の
部分にコンタクトホール９ａ、９ｂが形成され、該ソー
ス領域５ａ上のコンタクトホール９ａ上にソースバス配
線２５が形成される。一方、ドレイン領域５ｂ上のコン
タクトホール９ｂ上及び層間絶縁膜７上には、絵素電極
８が形成され、これによりアクティブマトリクス基板が
作製される。
【０００８】その後、該アクティブマトリクス基板は対
向電極が形成された対向基板と貼り合わされ、両者間に
液晶等の表示媒体が封入され、これでアクティブマトリ
クス表示装置の一例としての液晶ディスプレイが作製さ
れる。
向電極が形成された対向基板と貼り合わされ、両者間に
液晶等の表示媒体が封入され、これでアクティブマトリ
クス表示装置の一例としての液晶ディスプレイが作製さ
れる。
【０００９】
【発明が解決しようとする課題】ところで、液晶ディス
プレイの高精細化、高画質化、即ち絵素サイズの縮小及
び開口率を向上するためには、該液晶ディスプレイの構
成要素であるＴＦＴと付加容量の面積の縮小化を図る必
要がある。
プレイの高精細化、高画質化、即ち絵素サイズの縮小及
び開口率を向上するためには、該液晶ディスプレイの構
成要素であるＴＦＴと付加容量の面積の縮小化を図る必
要がある。
【００１０】しかるに、以下に示す理由によりＴＦＴの
縮小化を図るには困難がある。
縮小化を図るには困難がある。
【００１１】すなわち、ゲート長を縮小してＴＦＴの縮
小化を図らんとすれば、しきい値電圧Ｖｔｈの低下やリ
ーク電流の増加等を伴う短チャネル効果が発生するため
、結果的にＴＦＴを縮小するには限界があるからである
。
小化を図らんとすれば、しきい値電圧Ｖｔｈの低下やリ
ーク電流の増加等を伴う短チャネル効果が発生するため
、結果的にＴＦＴを縮小するには限界があるからである
。
【００１２】また、以下に示す理由により付加容量の縮
小化を図るには困難がある。
小化を図るには困難がある。
【００１３】すなわち、絵素サイズを縮小しても、付加
容量に蓄積すべき電荷を低減できないので、結局、付加
容量の縮小化を図るには限界があるからである。
容量に蓄積すべき電荷を低減できないので、結局、付加
容量の縮小化を図るには限界があるからである。
【００１４】本発明は、このような従来技術の問題点を
解決するものであり、ＴＦＴと付加容量の面積を縮小す
ることなく、開口率を大きくでき、アクティブマトリク
ス基板に組み込んだ場合に、高画質化および高精細化が
図れるアクティブマトリクス基板の製造方法を提供する
ことを目的とする。
解決するものであり、ＴＦＴと付加容量の面積を縮小す
ることなく、開口率を大きくでき、アクティブマトリク
ス基板に組み込んだ場合に、高画質化および高精細化が
図れるアクティブマトリクス基板の製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、絶縁性基板上に薄膜トランジ
スタを形成する工程と、該薄膜トランジスタの形成領域
を含む領域のほぼ直上に絶縁膜を介して付加容量を形成
する工程とを包含してなり、そのことにより上記目的が
達成される。
リクス基板の製造方法は、絶縁性基板上に薄膜トランジ
スタを形成する工程と、該薄膜トランジスタの形成領域
を含む領域のほぼ直上に絶縁膜を介して付加容量を形成
する工程とを包含してなり、そのことにより上記目的が
達成される。
【００１６】
【作用】上記のように薄膜トランジスタの形成領域を含
む領域のほぼ直上（真上）に絶縁膜を介して付加容量を
形成すると、絵素の単位面積に対する有効表示面積の割
合である開口率を低減することなく、所定の付加容量を
確保できる。換言すれば、ＴＦＴと付加容量の面積を縮
小することなく、開口率を大きくできる。
む領域のほぼ直上（真上）に絶縁膜を介して付加容量を
形成すると、絵素の単位面積に対する有効表示面積の割
合である開口率を低減することなく、所定の付加容量を
確保できる。換言すれば、ＴＦＴと付加容量の面積を縮
小することなく、開口率を大きくできる。
【００１７】
【実施例】以下に本発明の実施例を説明する。
【００１８】図１は本発明方法により製造されるアクテ
ィブマトリクス基板の断面構造を示しており、該アクテ
ィブマトリクス基板は図２に示す工程で作製される。以
下にその詳細を説明する。
ィブマトリクス基板の断面構造を示しており、該アクテ
ィブマトリクス基板は図２に示す工程で作製される。以
下にその詳細を説明する。
【００１９】図２（ａ）に示すように、まず、石英やサ
ファイヤ等からなる絶縁性基板１上に、減圧ＣＶＤ法で
後に半導体層２となるシリコン層を１００ｎｍの厚さに
堆積する。次いで、該シリコン層をフォトリソグラフィ
法およびドライエッチング法によってパターニングして
半導体層２を形成する。次いで、例えばＣＶＤ法を用い
て、絶縁性基板１上の全面に半導体層２を覆うようにし
てＳｉＯ２からなるゲート絶縁膜３を１００ｎｍの厚さ
に堆積する。
ファイヤ等からなる絶縁性基板１上に、減圧ＣＶＤ法で
後に半導体層２となるシリコン層を１００ｎｍの厚さに
堆積する。次いで、該シリコン層をフォトリソグラフィ
法およびドライエッチング法によってパターニングして
半導体層２を形成する。次いで、例えばＣＶＤ法を用い
て、絶縁性基板１上の全面に半導体層２を覆うようにし
てＳｉＯ２からなるゲート絶縁膜３を１００ｎｍの厚さ
に堆積する。
【００２０】その後、ゲート絶縁膜３の上にリンＰをド
ーピングしたＳｉを３００ｎｍの厚さで堆積し、該Ｓｉ
をパターニングしてゲート電極６を形成する。次いで、
該ゲート電極をマスクとして用い、イオン注入法により
リンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ
−２の条件下でドーピングする。このドーピングにより
、半導体層２のゲート電極６の下方に相当する部分にチ
ャネル領域２ａが形成され、該チャネル領域２ａの側方
にソース領域５ａおよびドレイン領域５ｂが形成される
。以上のようにしてＴＦＴ２１が作製される。
ーピングしたＳｉを３００ｎｍの厚さで堆積し、該Ｓｉ
をパターニングしてゲート電極６を形成する。次いで、
該ゲート電極をマスクとして用い、イオン注入法により
リンを不純物として、１００ＫｅＶ、５×１０１５ｃｍ
−２の条件下でドーピングする。このドーピングにより
、半導体層２のゲート電極６の下方に相当する部分にチ
ャネル領域２ａが形成され、該チャネル領域２ａの側方
にソース領域５ａおよびドレイン領域５ｂが形成される
。以上のようにしてＴＦＴ２１が作製される。
【００２１】次いで、図２（ｂ）に示すように、ＣＶＤ
法で膜厚６００ｎｍのＳｉＯ２膜をＴＦＴ２１を覆うよ
うにして絶縁性基板１上の全面に堆積して第１層間絶縁
膜７ａを形成する。その後、ドーピングした不純物Ｐを
活性化させるために、該絶縁性基板１を、例えば窒素中
で９５０℃で３０分間熱処理する。そして、該熱処理が
終了すると、第１層間絶縁膜７ａのＴＦＴ２１のドレイ
ン領域５ｂに相当する部分にコンタクトホール９を開口
する。
法で膜厚６００ｎｍのＳｉＯ２膜をＴＦＴ２１を覆うよ
うにして絶縁性基板１上の全面に堆積して第１層間絶縁
膜７ａを形成する。その後、ドーピングした不純物Ｐを
活性化させるために、該絶縁性基板１を、例えば窒素中
で９５０℃で３０分間熱処理する。そして、該熱処理が
終了すると、第１層間絶縁膜７ａのＴＦＴ２１のドレイ
ン領域５ｂに相当する部分にコンタクトホール９を開口
する。
【００２２】次いで、図２（ｃ）に示すように、第１層
間絶縁膜７ａ上に付加容量２２の下部電極となる第１容
量電極１０を膜厚１５０ｎｍで形成する。該第１容量電
極１０の材質は、リンＰをドーピングしたポリシリコン
からなる。第１容量電極１０は、具体的にはゲート電極
６の上方部から前記コンタクトホール９の反対側にかけ
て形成され、その一部はコンタクトホール９を通してＴ
ＦＴ２１のドレイン領域に接続される。次に、このよう
にして形成された第１容量電極１０を覆うようにして、
絶縁性基板１上の全面に付加容量絶縁膜１１を堆積する
。 具体的には、ＣＶＤ法を用いて膜厚１００ｎｍのＳｉＯ
２膜を堆積して形成される。
間絶縁膜７ａ上に付加容量２２の下部電極となる第１容
量電極１０を膜厚１５０ｎｍで形成する。該第１容量電
極１０の材質は、リンＰをドーピングしたポリシリコン
からなる。第１容量電極１０は、具体的にはゲート電極
６の上方部から前記コンタクトホール９の反対側にかけ
て形成され、その一部はコンタクトホール９を通してＴ
ＦＴ２１のドレイン領域に接続される。次に、このよう
にして形成された第１容量電極１０を覆うようにして、
絶縁性基板１上の全面に付加容量絶縁膜１１を堆積する
。 具体的には、ＣＶＤ法を用いて膜厚１００ｎｍのＳｉＯ
２膜を堆積して形成される。
【００２３】次いで、図２（ｄ）に示すように、付加容
量絶縁膜１１上に付加容量２２の上部電極となる第２容
量電極１２を形成する。具体的には、リンＰをドーピン
グした膜厚１５０ｎｍのポリシリコン膜を堆積して形成
される。図に示すように、以上のようにして形成された
付加容量２２は、絶縁性基板１上のＴＦＴ２１形成領域
を含む領域のほぼ直上（真上）に形成される。従って、
このような構造によれば、ＴＦＴ２１と付加容量２２が
離反した状態で組み込まれる図５に示す従来構造のアク
ティブマトリクス基板に比べて開口率を格段に向上でき
る。それ故、該アクティブマトリクス基板を表示装置に
組み込むと、表示装置の画質を向上でき、且つ高精細化
が図れる。
量絶縁膜１１上に付加容量２２の上部電極となる第２容
量電極１２を形成する。具体的には、リンＰをドーピン
グした膜厚１５０ｎｍのポリシリコン膜を堆積して形成
される。図に示すように、以上のようにして形成された
付加容量２２は、絶縁性基板１上のＴＦＴ２１形成領域
を含む領域のほぼ直上（真上）に形成される。従って、
このような構造によれば、ＴＦＴ２１と付加容量２２が
離反した状態で組み込まれる図５に示す従来構造のアク
ティブマトリクス基板に比べて開口率を格段に向上でき
る。それ故、該アクティブマトリクス基板を表示装置に
組み込むと、表示装置の画質を向上でき、且つ高精細化
が図れる。
【００２４】上記のようにして形成された第２容量電極
１２の上には、図１に示すように、第２層間絶縁膜７ｂ
が形成される。具体的には、ＣＶＤ法で膜厚４００ｎｍ
のＳｉＯ２膜を堆積して形成される。次いで、該第２層
間絶縁膜７ｂの前記ソース領域５ａの上方に相当する部
分およびゲート電極６の上方に相当する部分にコンタク
トホール１３ａ、１３ｂをそれぞれ開口する。その後、
コンタクトホール１３ａ開口部にソースバスライン２５
を形成し、またコンタクトホール１３ｂ開口部に絵素電
極８を形成する。ソースバスライン２５の一部はコンタ
クトホール１３ａを通してソース領域５ａに接続される
。 また、絵素電極８の一部はコンタクトホール１３ｂを通
して第２容量電極１２に接続される。以上の工程により
、アクティブマトリクス基板が作製される。
１２の上には、図１に示すように、第２層間絶縁膜７ｂ
が形成される。具体的には、ＣＶＤ法で膜厚４００ｎｍ
のＳｉＯ２膜を堆積して形成される。次いで、該第２層
間絶縁膜７ｂの前記ソース領域５ａの上方に相当する部
分およびゲート電極６の上方に相当する部分にコンタク
トホール１３ａ、１３ｂをそれぞれ開口する。その後、
コンタクトホール１３ａ開口部にソースバスライン２５
を形成し、またコンタクトホール１３ｂ開口部に絵素電
極８を形成する。ソースバスライン２５の一部はコンタ
クトホール１３ａを通してソース領域５ａに接続される
。 また、絵素電極８の一部はコンタクトホール１３ｂを通
して第２容量電極１２に接続される。以上の工程により
、アクティブマトリクス基板が作製される。
【００２５】その後、該アクティブマトリクス基板には
対向面側に対向電極が形成された対向基板が貼り合わさ
れ、両基板間に表示媒体としての液晶が封入され、これ
でアクティブクトリクス表示装置が作製される。
対向面側に対向電極が形成された対向基板が貼り合わさ
れ、両基板間に表示媒体としての液晶が封入され、これ
でアクティブクトリクス表示装置が作製される。
【００２６】上記アクティブマトリクス基板はＴＦＴ２
１のゲート電極６をチャネル層２ａの上部に設ける構造
をとるが、本発明が対象とするアクティブマトリクス基
板はこのような構造のものに限定されるものではなく、
図３に示すようにＴＦＴ２１のゲート電極６をチャネル
層２ａの下方に設ける構造のアクティブマトリクス基板
についても同様に適用できる。このアクティブマトリク
ス基板の製造は、ゲート電極６とチヤネル領域２ａを含
む部分の製造手順が異なる他は、上記実施例のものと同
様であるので、対応する部分について同一の番号を付し
、製造工程については省略する。
１のゲート電極６をチャネル層２ａの上部に設ける構造
をとるが、本発明が対象とするアクティブマトリクス基
板はこのような構造のものに限定されるものではなく、
図３に示すようにＴＦＴ２１のゲート電極６をチャネル
層２ａの下方に設ける構造のアクティブマトリクス基板
についても同様に適用できる。このアクティブマトリク
ス基板の製造は、ゲート電極６とチヤネル領域２ａを含
む部分の製造手順が異なる他は、上記実施例のものと同
様であるので、対応する部分について同一の番号を付し
、製造工程については省略する。
【００２７】
【発明の効果】以上の本発明アクティブマトリクス基板
の製造方法は、絶縁性基板上のＴＦＴ形成領域を含む領
域のほぼ直上に付加容量を形成する工程をとるので、該
工程により製造されるアクティブマトリクス基板によれ
ば、上記従来のアクテイブマトリクス基板に比べて開口
率を格段に向上できる。しかも、ＴＦＴと付加容量の面
積を低減することなく実現できる。従って、液晶ディス
プレイ等のアクティブマトリクス表示装置に組み込めば
、画質の優れた、高精細のアクティブマトリクス表示装
置を実現できる。
の製造方法は、絶縁性基板上のＴＦＴ形成領域を含む領
域のほぼ直上に付加容量を形成する工程をとるので、該
工程により製造されるアクティブマトリクス基板によれ
ば、上記従来のアクテイブマトリクス基板に比べて開口
率を格段に向上できる。しかも、ＴＦＴと付加容量の面
積を低減することなく実現できる。従って、液晶ディス
プレイ等のアクティブマトリクス表示装置に組み込めば
、画質の優れた、高精細のアクティブマトリクス表示装
置を実現できる。
【図１】本発明方法により製造されるアクティブマトリ
クス基板を示す断面図である。
クス基板を示す断面図である。
【図２】本発明方法の製造工程を示す断面図である。
【図３】本発明方法により製造されるアクティブマトリ
クス基板の変形例を示す断面図である。
クス基板の変形例を示す断面図である。
【図４】従来のアクティブマトリクス表示装置の等価回
路を示す図面である。
路を示す図面である。
【図５】従来のアクティブマトリクス基板の製造工程を
示す断面図である。
示す断面図である。
１ 絶縁性基板
２ 半導体層
２ａ チャネル層
３ ゲート絶縁膜
５ａ ソース領域
５ｂ ドレイン領域
６ ゲート電極
７ａ 第１層間絶縁膜
７ｂ 第２層間絶縁膜
８ 絵素電極
９、１３ａ、１３ｂ コンタクトホール１０ 第１
容量電極 １１ 付加容量絶縁膜 １２ 第２容量電極 ２１ ＴＦＴ ２２ 付加容量 ２５ ソースバスライン
容量電極 １１ 付加容量絶縁膜 １２ 第２容量電極 ２１ ＴＦＴ ２２ 付加容量 ２５ ソースバスライン
Claims (1)
- 【請求項１】絶縁性基板上に薄膜トランジスタを形成す
る工程と、該薄膜トランジスタの形成領域を含む領域の
ほぼ直上に絶縁膜を介して付加容量を形成する工程とを
包含するアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14346491A JP2690067B2 (ja) | 1991-06-14 | 1991-06-14 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14346491A JP2690067B2 (ja) | 1991-06-14 | 1991-06-14 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04366924A true JPH04366924A (ja) | 1992-12-18 |
| JP2690067B2 JP2690067B2 (ja) | 1997-12-10 |
Family
ID=15339318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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