JPH04367043A

JPH04367043A - メモリ制御装置

Info

Publication number: JPH04367043A
Application number: JP14295991A
Authority: JP
Inventors: Yasuhiro Nishimura; 康裕西村
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1991-06-14
Filing date: 1991-06-14
Publication date: 1992-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリ制御装置に関
するものであり、特に、容量の異なる複数のメモリボー
ドの制御に関するものである。

【０００２】

【従来の技術】デジタル回路システムにおいて、大容量
のメモリ領域を必要とする場合、メモリ素子又はモジュ
ールを用いて一定の容量をもつメモリボードを形成し、
これらをメモリボードの集りとして管理する。さらに、
メモリ容量の異なるメモリボードが複数存在する場合に
は、各メモリボードのアドレス管理を行う必要がある。

【０００３】図６に、従来のメモリ制御装置の構成図を
示す。このメモリ制御装置は、ＣＰＵ１０、デコーダ１
２、メモリボード１４，１６，１８，・・・により構成
されている。なお、アドレス信号の上位２ビット３０は
、ＣＰＵ１０からデコーダ１２へ送られる。次の上位２
ビット３２は、ＣＰＵ１０からデコーダ１２とメモリボ
ード１４，１６，１８，・・・に送られる。次の上位ビ
ットは、メモリ容量に対応して使用される。アドレス信
号の下位ビット３４は、ＣＰＵ１０からメモリボード１
４，１６，１８，・・・に送られる。さらに、選択信号
３６は、デコーダ１２からメモリボード１４，１６，１
８，・・・へ送られる。

【０００４】図７に、図６のデコーダ１２のテーブルを
示す。この例では、メモリは、４Ｍのメモリボード１４
，１Ｍのメモリボード１６，１Ｍのメモリボード１８，
４Ｍのメモリボード２０，・・・により構成している。また、アドレス信号の上位ビット３０と次の上位ビット
３２は、（■■■■）を表わしている。この図にあるよ
うに、アドレスが、（００００・・・）〜（００１１・
・・）の時には、デコーダ１２は、メモリボード１４に
、選択信号３６としてＨを出力するように設定されてい
る。従って、ＣＰＵ１０が、アドレス（００００・・・
）〜（００１１・・・）を送出すると、メモリボード１
４にマッピングされる。

【０００５】次に、アドレスが、（０１００・・・）の
時には、デコーダ１２は、メモリボード１６に、選択信
号３６としてＨを出力するように設定されている。従っ
て、ＣＰＵ１０が、アドレス（０１００・・・）を送出
すると、メモリボード１６にマッピングされる。以下、
同様にマッピングされる。

【０００６】このように、予め、デコーダを各メモリボ
ードのメモリ容量に対応して設定することにより、メモ
リのマッピングを行っていた。

【０００７】

【発明が解決しようとする課題】しかし、設計の変更に
より、容量の異なるメモリボードに入れ替えたり、メモ
リボードの順番を変えて使用したい場合がある。この場
合、上記のようなデコード方法では、メモリボードのア
ドレスが飛び飛びになってメモリ使用効率が低下するた
め、デコーダの回路を変更することが必要とされるとい
う問題があった。

【０００８】この発明は上記問題を解決し、デコーダの
変更を必要としないメモリ制御回路を実現することを目
的とする。

【０００９】

【課題を解決するための手段】請求項１のメモリ制御回
路は、メモリ容量が異なる複数のメモリボードを制御す
るメモリ制御装置において、装着されたメモリボードの
容量を認識し、該容量を認識信号として出力するメモリ
容量認識手段、アドレス信号の上位ビットを受けて、こ
れをデコードし、いずれのメモリボードを選択するかを
示す選択信号を出力するものであって、上記デコードの
態様を各メモリ容量認識手段からの認識信号に応じて変
更して動作するデコーダ、を備えている。

【００１０】請求項２のメモリ制御回路は、メモリ容量
が異なる複数のメモリボードを制御するメモリ制御装置
において、装着されたメモリボードの容量を認識し、該
容量を認識信号として出力するメモリ容量認識手段、メ
モリ容量認識手段から出力する認識信号を記憶する認識
信号記憶手段、アドレス信号の上位ビットを受けて、こ
れをデコードし、いずれのメモリボードを選択するかを
示す選択信号を出力するものであって、上記デコードの
態様を認識信号記憶手段からの認識信号に応じて変更し
て動作するデコーダ、を備えている。

【００１１】

【作用】請求項１のメモリ制御回路は、メモリ容量認識
手段が、装着されたメモリボードの容量を認識し、該容
量を認識信号として出力する。デコーダは、アドレス信
号の上位ビットを受けて、これをデコードし、いずれの
メモリボードを選択するかを示す選択信号を出力するも
のであって、デコードの態様を各メモリ容量認識手段か
らの認識信号に応じて変更して動作する。従って、デコ
ーダの回路を変更することなしに、各メモリボードに連
続したアドレスを与えることができる。

【００１２】請求項２のメモリ制御回路は、メモリ容量
認識手段が、装着されたメモリボードの容量を認識し、
該容量を認識信号として出力する。認識信号記憶手段は
、メモリ容量認識手段から出力する認識信号を記憶する
。デコーダは、アドレス信号の上位ビットを受けて、こ
れをデコードし、いずれのメモリボードを選択するかを
示す選択信号を出力するものであって、デコードの態様
を認識信号記憶手段からの認識信号に応じて変更して動
作する。従って、デコーダの回路を変更することなしに
、かつ、メモリボードにハード的なメモリ容量認識手段
がなくても、各メモリボードに連続したアドレスを与え
ることができる。

【００１３】

【実施例】図１に、この発明の一実施例であるメモリ制
御装置の構成図を示す。このメモリ制御装置は、ＣＰＵ
４０、デコーダ４２、メモリボード４４，４６，４８，
・・・、メモリボードに付加されたメモリ容量認識手段
であるＩＤビット４４ａ，４６ａ，４８ａ，・・・によ
り構成されている。なお、アドレス信号の上位２ビット
６０は、ＣＰＵ４０からデコーダ４２へ接続されている
。次の上位２ビット６２は、ＣＰＵ４０からデコーダ４
２とメモリボード４４，４６，４８，・・・に接続され
ている。次の上位ビットは、メモリ容量に対応して使用
される。アドレス信号の下位ビット６４は、ＣＰＵ４０
からメモリボード４４，４６，４８，・・・に接続され
ている。さらに、認識信号６６は、メモリ容量認識手段
４４ａ，４６ａ，４８ａ，・・・からデコーダ４２へ送
られる。選択信号６８は、デコーダ４２からメモリボー
ド４４，４６，４８，・・・へ送られる。なお、この図
では、ＣＰＵ４０のアドレス線のみでデータ線の記載を
省略している。

【００１４】図２に、デコーダ４２のハードウエア構成
を示す。ＣＰＵ４０に、入力ポート７４からアドレス信
号の上位２ビット６０および次の上位２ビット６２と、
入力ポート７６から認識信号６８とが入力される。この
入力信号に基づいて、メモリ７２に記憶しているテーブ
ルにより、選択信号を出力ポート７８から出力する。

【００１５】ここで、メモリは、当初、４Ｍ，１Ｍ，１
Ｍ，４Ｍ，・・・で設定していたが、その後、設計変更
により、１Ｍ，４Ｍ，１Ｍ，４Ｍ，・・・に設定された
とする。この時、デコーダ４２は、次に説明する認識信
号を受けて、メモリ７２に記憶されているテーブルを図
３に示すテーブルに変更して記憶させる。そして、この
変更したテーブルにより、選択信号を出力するという動
作をする。この実施例では、以下のような認識信号を使
用している。

【００１６】予め、１Ｍと４Ｍのメモリボードに、メモ
リ容量認識手段であるＩＤビットを付加する。１Ｍのメ
モリボードには、図４ａに示すように、ビット１２０が
付加されて、Ｖｃｃが印加されている。４Ｍのメモリボ
ードは、図４ｂに示すように、ビット１２２が付加され
て、アースに落とされている。従って、１Ｍのメモリボ
ードが装着されると、認識信号６８としてデコーダ４２
へ送られて、１Ｍであることが認識され、４Ｍのメモリ
ボードが装着されると、認識信号が発生しないので、４
Ｍであることが認識される。

【００１７】また、図３では、アドレス信号の上位ビッ
ト６０と次の上位ビット６２は、（■■■■）を表わし
ており、１Ｍのメモリボードが４４、４Ｍのメモリボー
ドが４６、１Ｍのメモリボードが４８・・・として示さ
れている。

【００１８】まず、１Ｍのメモリボード４４が装着され
ると、上記のように、ＩＤビット４４ａからデコーダ４
２へ１Ｍであることの認識信号６８が送られる。アドレ
スが（００００・・・）の時には、図３のテーブルによ
り、デコーダ４２は、（００００）をデコードする。そ
して、デコーダ４２は、メモリボード４４に、選択信号
６６としてＨを出力する。従って、ＣＰＵ１０が、アド
レス（００００・・・）を送出すると、メモリボード４
４にマッピングされる。

【００１９】次に、４Ｍのメモリボード４６が装着され
ている。同様に、ＩＤビット４６ａからデコーダ４２へ
４Ｍであることの認識信号６８が送られる。アドレスが
（０００１・・・）〜（０１００・・・）の時には、図
３のテーブルにより、デコーダ４２は、（０００１），
（００１０），（００１１），（０１００）をデコード
する。そして、デコーダ４２は、メモリボード４６に、
選択信号６６としてＨを出力する。従って、ＣＰＵ１０
が、アドレス（０００１・・・），（００１０・・・）
，（００１１・・・），（０１００・・・）を送出する
と、メモリボード４６にマッピングされる。以下、同様
にマッピングされる。

【００２０】このように、メモリボードの容量が当初の
設定と異なっていても、デコーダの回路を変更すること
なしに、各メモリボードに、連続したアドレスを与える
ことができる。

【００２１】なお、この実施例では、メモリ容量認識手
段としてＩＤビットを使用しているが、メモリボードに
突起物を設けて、その突起物をタッチセンサーや光電セ
ンサーにより感知させ、突起物があれば、例えば、４Ｍ
であると認識するようなメモリ容量認識手段を用いても
良い。

【００２２】図５に、他の実施例であるメモリ制御装置
の全体構成図を示す。このメモリ制御装置は、ＣＰＵ８
０、レジスタ８２、デコーダ８４、メモリボード８６，
８８，９０，・・・により構成されている。認識信号記
憶手段であるレジスタ８２は、メモリボードの容量をＣ
ＰＵ８０により認識して、デコーダ８４に送る。なお、
アドレス信号９８，１００，１０２および、選択信号１
０４は、図１と同様に接続されている。なお、この図で
は、ＣＰＵ８０のアドレス線のみでデータ線の記載を省
略している。

【００２３】まず、装着されているメモリボードが１Ｍ
か４Ｍかのチェックを以下のように行う。システム起動
時において、レジスタ８２は、装着されている各メモリ
ボードがすべて４Ｍのメモリボードであると仮定する。そして、ＣＰＵ８０は、各メモリボードに対して、４Ｍ
分のＲ／Ｗ信号を送る。メモリ容量が１Ｍの場合には、
４Ｍのアドレスに対して１Ｍのアドレスに残り３Ｍのデ
ータが繰り返し書き込まれることになる。例えば、アド
レス（００００・・・）に、アドレス（０１００・・・
），（１０００・・・），（１１００・・・）のデータ
の内容が繰り返し書き込まれる。従って、アドレス（０
０００・・・）に、例えば、１を書き込み、次に、アド
レス（１１００・・・）に、２を書き込む。その後、ア
ドレス（００００・・・）の内容を読み出すと、その内
容が２であれば１Ｍ、１であれば４Ｍであるというよう
に確認することができる。

【００２４】次に、メモリボード８６が、上記により、
１Ｍであることが確認されると、ＣＰＵ８０は、この情
報をレジスタ８２に送る。レジスタ８２からデコーダ８
４にこの情報が送られると、アドレスが（００００・・
・）の時には、所定テーブルにより、デコーダ８４は、
（００００）をデコードする。そして、デコーダ８４は
、メモリボード８６に、選択信号１０４としてＨを出力
する。従って、ＣＰＵ８０が、アドレス（００００・・
・）を送出すると、メモリボード８６にマッピングされ
る。

【００２５】次に、メモリボード８８が、同様に４Ｍで
あることが確認されると、ＣＰＵ８０は、この情報をレ
ジスタ８２に送る。レジスタ８２からデコーダ８４にこ
の情報が送られると、アドレスが（０００１・・・）〜
（０１００・・・）の時には、所定テーブルにより、デ
コーダ８４は、（０００１），（００１０），（００１
１），（０１００）をデコードする。そして、デコーダ
８４は、メモリボード８８に、選択信号１０４としてＨ
を出力する。従って、ＣＰＵ８０が、アドレス（０００
０・・・）〜（０１００・・・）を送出すると、メモリ
ボード８８にマッピングされる。以下、同様にマッピン
グされる。

【００２６】このように、デコーダの回路を変更するこ
となしに、かつ、メモリボードにハード的なメモリ容量
認識手段がなくても、各メモリボードに連続したアドレ
スを与えることができる。

【００２７】

【発明の効果】請求項１のメモリ制御装置は、メモリ容
量認識手段が、装着されたメモリボードの容量を認識し
、該容量を認識信号として出力する。デコーダは、アド
レス信号の上位ビットを受けて、これをデコードし、い
ずれのメモリボードを選択するかを示す選択信号を出力
するものであって、デコードの態様を各メモリ容量認識
手段からの認識信号に応じて変更して動作する。従って
、デコーダの回路を変更することなしに、各メモリボー
ドに連続したアドレスを与えることができる。

【００２８】請求項２のメモリ制御装置は、メモリ容量
認識手段が、装着されたメモリボードの容量を認識し、
該容量を認識信号として出力する。認識信号記憶手段は
、メモリ容量認識手段から出力する認識信号を記憶する
。デコーダは、アドレス信号の上位ビットを受けて、こ
れをデコードし、いずれのメモリボードを選択するかを
示す選択信号を出力するものであって、デコードの態様
を認識信号記憶手段からの認識信号に応じて変更して動
作する。従って、デコーダの回路を変更することなしに
、かつ、メモリボードにハード的なメモリ容量認識手段
がなくても、各メモリボードに連続したアドレスを与え
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ制御装置の構
成図である。

【図２】デコーダ４２のハードウエア構成図である。

【図３】デコーダ４２のテーブルを示す図である。

【図４】ＩＤビットを示す図である。

【図５】この発明の一実施例によるメモリ制御装置の構
成図である。

【図６】従来のメモリ制御装置を示す図である。

【図７】デコーダ１２のテーブルを示す図である。

【符号の説明】

４０・・・ＣＰＵ４２・・・デコーダ４４・・・メモリボード４６・・・メモリボード４８・・・メモリボード６０・・・アドレス信号の上位２ビット６２・・・アド
レス信号の次の上位２ビット６４・・・アドレス信号の
下位ビット６６・・・選択信号６８・・・認識信号

Claims

【特許請求の範囲】

【請求項１】メモリ容量が異なる複数のメモリボードを
制御するメモリ制御装置において、装着されたメモリボ
ードの容量を認識し、該容量を認識信号として出力する
メモリ容量認識手段、アドレス信号の上位ビットを受け
て、これをデコードし、いずれのメモリボードを選択す
るかを示す選択信号を出力するものであって、上記デコ
ードの態様を各メモリ容量認識手段からの認識信号に応
じて変更して動作するデコーダ、を備えたことを特徴と
するメモリ制御装置。
【請求項２】メモリ容量が異なる複数のメモリボードを
制御するメモリ制御装置において、装着されたメモリボ
ードの容量を認識し、該容量を認識信号として出力する
メモリ容量認識手段、メモリ容量認識手段から出力する
認識信号を記憶する認識信号記憶手段、アドレス信号の
上位ビットを受けて、これをデコードし、いずれのメモ
リボードを選択するかを示す選択信号を出力するもので
あって、上記デコードの態様を認識信号記憶手段からの
認識信号に応じて変更して動作するデコーダ、を備えた
ことを特徴とするメモリ制御装置。