JPH04367120A - 強誘電体メモリを利用したプログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンフィグレーション
メモリとして強誘電体メモリを利用したプログラマブル
ロジックデバイス（以下、ＰＬＤという）に関する。

【０００２】

【従来の技術】従来より、論理演算の内容などの動作の
設定可能なプログラマブルロジックデバイスが広く利用
されている。そして、このプログラマブルロジックデバ
イスにおいては、デバイスの製作後に動作設定のための
データを書き込む必要があると共に、動作内容のテスト
などのために記憶内容を書き替えることが必要である。 このため、動作内容の設定のためのコンフィグレーショ
ンメモリとして紫外線の照射により記憶データの消去が
可能なＥＰＲＯＭ（消去可能ＲＯＭ）や電気的に記憶デ
ータの消去が可能なＥＥＰＲＯＭ（電気的消去可能ＲＯ
Ｍ）などが利用されており、これによって不揮発性メモ
リにおける書き替えを可能としている。

【０００３】

【発明が解決しようとする課題】ここで、ＥＰＲＯＭは
、書き込み電流として大電流をドレイン・ソース間に流
し、フローティングゲートに電荷を蓄積し、データを記
憶するものである。このため、データの書き込み時にお
いては、ＥＰＲＯＭに対する書き込み電流に対応する高
電圧、例えば５Ｖ系において、書き込み時には１２〜１
５Ｖ程度が印加される。そこで、ＥＰＲＯＭの各メモリ
セルの耐圧を大きくすることが必要となり、メモリセル
が大きくなり、集積度を上昇することができないという
問題点があった。また、ＥＥＰＲＯＭにおいては、書き
込み電圧がＥＰＲＯＭよりも更に高い。このため、メモ
リへの電気的接続を行う周辺回路も含めて耐圧の確保が
難しく、回路を高集積化できず、プログラムロジックデ
バイスが大型化するという問題点があった。また、従来
のＥＰＲＯＭなどでは、その書き込み速度が非常に遅い
ため、テスト時などにおいて、何度もデータを書き替え
る場合には、テスト時間が長時間となってしまうという
問題点があった。

【０００４】本発明は、通常の動作電圧でのコンフィグ
レーショメモリのデータの記憶、書き替えを行うことが
できるプログラマブルロジックデバイスを提供すること
を目的とする。

【０００５】

【課題を解決するための手段】本発明に係るプログラマ
ブルロジックデバイスは、コンフィグレーションメモリ
の記憶状態に応じて動作するプログラマブルロジックデ
バイスであって、上記コンフィグレーションメモリは、
入力信号に従い、その両端に反対の極性を出力して安定
する揮発性メモリ回路と、この揮発性メモリ回路に接続
され、該揮発性メモリ回路の両端に強誘電体の誘電分極
に起因して発生する電位差を供給する誘電体層が強誘電
体からなる強誘電体コンデンサと、を有することを特徴
とする。

【０００６】

【作用】強誘電体メモリにおいては、電圧を印加するこ
とにより強誘電体に誘電分極を生じる。そこで、電源入
力時に、２つの強誘電体メモリの誘電分極の状態に応じ
て、揮発性メモリの極性をセットすることで、不揮発性
メモリとして動作する。そして、強誘電体メモリに誘電
分極を生じさせるのには、大電圧は必要ないため、メモ
リセル全体の耐圧を低く設定することができ、プログラ
マブルロジックデバイスの製作条件が緩和され、集積度
を上昇することができる。

【０００７】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、ＰＬＤの全体構成を示すブロッ
ク図であり、配線ブロック１および複数のユニットセル
２からなっている。

【０００８】そして、配線ブロック１は、集積回路に設
けられた入出力端子と、各ユニットセル２の間の所望の
接続を達成するため、各ユニットセル２に対応したクロ
スバースイッチを有しており、このスイッチのオンオフ
を不揮発性のコンフィグレーションメモリによって設定
している。すなわち、図２に示すように、クロスバース
イッチとして、信号伝達をオンオフするパストランジス
タＴｒを設け、このパストランジスタＴｒのオンオフを
コンフィグレーションメモリＮＶＭによって設定してい
る。従って、コンフィグレーションメモリＮＶＭのデー
タに応じてパストランジスタＴｒのオンオフが設定され
、所望の信号の伝達が行われる。また、ユニットセル２
はそれぞれ論理回路を有しており、この論理がコンフィ
グレーションメモリＮＶＭによって設定される。例えば
、図３に示すように、論理ゲートＮＡＮＤの入力信号を
コンフィグレーションメモリＮＶＭによって決定し、論
理動作を所望のものに設定している。

【０００９】そして、本実施例におけるコンフィグレー
ションメモリＮＶＭは、図４に示すような構成を有する
ことが好適である。すなわち、２つのインバータ１０ａ
、１０ｂからなるＳＲＡＭ１０、このＳＲＡＭ１０の両
端とビットラインおよび反転ビットラインを接続しワー
ドラインによってオンオフされるデータ入出力スイッチ
１２ａ，１２ｂ、ＳＲＡＭ１０の両端に接続されたリー
ドライトスイッチ１４ａ，１４ｂ、これらリードライト
スイッチ１４ａ，１４ｂと制御ラインＰＬを接続する強
誘電体コンデンサ１６ａ，１６ｂおよびＳＲＡＭ１０の
両端に接続され、制御線ＥＱによってオンオフされるス
イッチ１８からなっている。

【００１０】ここで、強誘電体コンデンサ１６は、誘電
体層として強誘電体が使用されているコンデンサであり
、強誘電体としてはＰＺＴ（チタン酸ジルコン酸鉛）な
どが用いられる。そして、強誘電体は電場を加えない状
態においても誘電分極が生じるものである。このため、
強誘電体コンデンサ１６に電圧を印加し、誘電分極を生
じさせると、電圧の印加を中止した後も分極が継続する
。そこで、この強誘電体コンデンサ１６を利用して、デ
ータを記憶することができる。

【００１１】これのデータ記憶の機構について、図５に
基づいて説明する。図５（Ａ）に示すように可変の電源
によって、コンデンサ１６に対し−ＶＤＤ〜＋ＶＤＤの
電圧を印加すると、コンデンサ１６における分極に起因
する電荷は図５（Ｂ）に示すように、ヒテリシスを持ち
、その一方側のみをみた場合には、ＶＤＤを印加した場
合には、電荷δｑの分極が残留し、−ＶＤＤを印加した
場合には、電荷−δｑの分極が残留する。従って、この
分極状態を利用して、データを記憶することができる。 次に、この誘電分極に起因する電荷δｑに基づく、デー
タのセットについて図６及び図７に基づいて説明する。 ここで、図３はデータ「１」を書き込む場合であり、図
４はデータ「０」を書き込む場合である。強誘電体コン
デンサ１６における静電容量をＣｓとすると、このＣｓ
は電圧の印加に応じて変化する量Ｃと、電圧の印加を取
り除いても残留する分極に対応する量δＣからなってい
ると考えられ、これに対応してコンデンサに蓄積される
電荷は電圧の印加に応じて蓄積される電荷ｑおよび上述
の分極に対応する電荷δｑからなる。従って、印加する
電圧をＶとした場合には、 ｑ＋δｑ＝（Ｃ＋δＣ）Ｖ　　（ここで、Ｃｓ＝Ｃ＋δ
Ｃとする。） の関係がある。

【００１２】このため、図６（Ａ）に示すように、電圧
Ｖをコンデンサ１６に印加した場合には、正極側に電荷
ｑ＋δｑが蓄積され、負極側に−ｑ−δｑの電荷が蓄積
される。また、図６（Ｂ）に示すように、電源をオフし
、電圧Ｖの印加を取り除いた場合には、コンデンサ１６
には上述の電荷が蓄積された状態であり、電位差Ｖであ
るが、強誘電体層１１６には±δｑの分極が残留する。 そこで、この強誘電体の誘電分極をデータの記憶に利用
する。すなわち、図６（Ｃ）に示すようにコンデンサ１
６の両極を短絡すると、強誘電体層１１６における分極
は残留することになり、コンデンサ１６の強誘電体層１
１６において、図における上側が−δｑ、下側がδｑと
いう状態が書き込まれたことになる。

【００１３】そして、図６（Ｄ）に示すようにビットラ
インｂｉｔに接続すると、このビットラインｂｉｔは、
容量Ｃｂｉｔ　からなるコンデンサと表される。そこで
、コンデンサ１６の図における下側の電極を電圧Ｖだけ
かさ上げすると２つのコンデンサ容量に対応した電荷が
蓄積され、ビットラインｂｉｔの電位はここに蓄積され
る電荷ｑｂ＋　に応じたものとなる。

【００１４】一方、コンデンサ１６に対する電圧印加の
方向を反対にした場合には、図７（Ａ）〜（Ｃ）に示す
ように上述と同様の電荷の蓄積、分極が起こるが、その
電荷の正負が反対になっている。そこで、図７（Ｄ）に
示すように、電圧Ｖかさ上げした場合には、ビットライ
ンｂｉｔに電荷ｑｂ−　に対応した電荷が取り出される
。 ここで、図６（Ｄ）の場合と図７（Ｄ）の場合のビット
ラインｂｉｔの電圧差は、強誘電体の誘電分離による電
荷δｑが＋される場合と−される場合の差になり、ΔＶ
＝（ｑｂ＋　−ｑｂ−　）／Ｃｂｉｔ　＝２δｑ／（Ｃ
ｓ　＋Ｃｂｉｔ　） となる。

【００１５】このため、この電位差ΔＶを「０」、「１
」を表す信号として取り出せば、書き込まれたデータを
読み出すことができる。

【００１６】ここで、上述の電位差ΔＶは、次のように
して算出される。

【００１７】まず、電荷は保存されることから、ｑｂ−
ｑｓ＝±δｑ　　　　　　…　　（１）また、２つのコ
ンデンサにおける電圧降下は、ｑｂ／Ｃｂｉｔ　＋ｑｓ
／Ｃｓ＝Ｖ　　　　　　　　…　　（２）である。

【００１８】従って、式（１），（２）より、ｑｂ＝Ｃ
ｂｉｔ　（ＣｓＶ±δｑ）／（Ｃｓ＋Ｃｂｉｔ　）とな
る。そして、＋δｑは、図６の場合に対応し、−δｑは
図７の場合に対応するため、ΔＶは上述のように表せる
ことになる。

【００１９】従って、このΔＶをＳＲＡＭ１０の立上が
り時の状態決定に用いれば、強誘電体コンデンサ１６の
誘電分極によりデータを記憶することができる。このた
め、通常時にはＳＲＡＭ１０の内容を読み出すことによ
って、ビットラインにおいて、「０」、「１」のデータ
を書き込みまたは読み出すことができる。

【００２０】次に、図１に示した不揮発性メモリの電源
オン時の初期動作を図８及び図９に基づいて説明する。 まず、上述のようにして、各コンデンサ１６には、所定
のデータが書き込まれている（強誘電体が分極している
。）。そして、電源がオンされた場合には、ＳＲＡＭ１
０はそのときの状態（不定）条件によって、ＳＲＡＭ１
０の両端が０，５Ｖまたは５，０Ｖのいずれかの状態で
安定する（Ａ）。次に、スイッチ１８をオンして、ＳＲ
ＡＭ１０の両端の電位を同一にする（Ｂ）。この時、Ｓ
ＲＡＭ１０を構成するインバータ１０ａ，１０ｂの特性
が同一であれば、ＳＲＡＭ１０の両端は共に２．５Ｖで
安定するはずであり、このようにＳＲＡＭ１０を構成し
ておく。

【００２１】この状態において、プレート電圧を２．５
Ｖとすると共に、リードライトラインＲＷをＨとし、ス
イッチ１４をオンとして、ＳＲＡＭ１０の両端とコンデ
ンサ１４をそれぞれ接続する。このため、コンデンサ１
６の両端は共に２．５Ｖになる。従って、コンデンサ１
６における強誘電体の分極状態は破壊されない（Ｃ）。 　　そして、スイッチ１８をオフすると共に、プレート
電圧を−２．５Ｖに変更する（Ｄ）。これによって、コ
ンデンサ１６に書き込まれている電圧の差がコンデンサ
１６の上側の電極に現れる。すなわち、−２．５Ｖに対
し、２δｑに対応する電圧ΔｖがＳＲＡＭ１０の両端の
電位差として印加される。このため、ＳＲＡＭ１０は両
端のΔｖの差に応じて、動作し、高電圧である左側が５
Ｖ、右側が０Ｖで安定する（Ｅ）。このようにして、Ｓ
ＲＡＭ１０において、コンデンサ１６の状態に応じた状
態がセットできるため、不揮発性のメモリとして作用す
る。

【００２２】しかし、上述の（Ｅ）において、コンデン
サ１６の両端には７．５Ｖおよび２．５Ｖの電圧が印加
されることになる。このため、コンデンサ１６における
分極状態、特に上側が負に分極していたコンデンサ１６
ｂの記憶内容は壊れる。従って、コンデンサ１６の記憶
内容を復元しておく必要がある。そこで、プレート電圧
を５Ｖとにする（Ｆ）。これによって、コンデンサ１６
ｂは上側が−の状態に復元される。このようにして、記
憶状態の復元が終了した場合には、リードライトをＬと
して不揮発性のメモリとして動作するコンデンサ１６を
切り離す（Ｇ）。これによって所定の記憶状態にＳＲＡ
Ｍ１０をセットすることができる。従って、不揮発性メ
モリとして機能する。

【００２３】このように本実施例のメモリはそのコンデ
ンサ１６において−２．５Ｖ〜５Ｖの電圧が印加される
が、ＳＲＡＭ１０その他の回路には０〜５Ｖしか利用さ
れない。このため、通常の動作電位（５Ｖ系）において
書き込み。書き替えを行うことができ、メモリ、その周
辺回路において特別の耐圧を考慮する必要がない。そこ
で、回路を構成するトランジスタを通常のロジックと同
様のもので足り、全体として面積を小さくでき、集積度
を上昇することができる。

【００２４】次に、図１０（Ａ）に、このコンフィグレ
ーションメモリを利用したシステムの構成を示す。この
例では、４つ（２×２）の不揮発性メモリＮＶＭを有し
ており、そのそれぞれにデコーダ２０およびリードライ
ト部２２が接続されている。すなわち、デコーダ２０に
は、その入力側にアドレスバスおよび制御ラインが接続
されているとともに、出力側にワードライン、ＥＱライ
ン、ＲＷライン、プレートラインＰＬが接続されている
。また、リードライト部２２には、その入力側にデータ
バスが接続されており、出力側にビットラインｂおよび
反転ビットラインｒｂが接続されている。なお、図１０
（Ｂ）に本実施例の不揮発性メモリＮＶＭをシンボル化
したものを示しており、図９における各不揮発性メモリ
ＮＶＭは図４の構成を有している。

【００２５】そして、この不揮発性メモリＮＶＭにデー
タを書き込む場合には、図１１に示すようにＥＱをＬ、
ＲＷをＨ、プレートＰＬをＬとした状態で、書き込みを
行うアドレスをアドレスバスにのせる。これによって、
対応するワードラインＷがＨとなり、ビットラインｂお
よび反転ビットラインｒｂが対応するＳＲＡＭ１０の両
端に接続される。このため、ＳＲＡＭにビットラインの
データがセットされる。そして、このときＲＷがＨとな
っているため、強誘電体コンデンサ１６にも、ＳＲＡＭ
１０の状態に応じた誘電分極が生じる。ここで、データ
が０の側の強誘電体コンデンサ１６はその両側の電位が
同一であるため、ここには誘電分極が生じない。そこで
、ＲＷをＨとした状態でプレートをＨ（５Ｖ）とし、こ
こに上述の場合と反対の誘電分離を生じさせる。このよ
うにして、強誘電体コンデンサ１６に対するデータの書
き込みを行うことができる。なお、この例では１列に２
つの不揮発性メモリＮＶＭがあるため、２つのＮＶＭに
対し、該当するビットラインのデータが書き込まれる。

【００２６】また、パワーオン時には、強誘電体コンデ
ンサ１６の誘電分離の状態に応じて、ＳＲＡＭ１０の状
態のセットを行う。そこで、図１２に示すようにワード
ラインビットラインともにＬの状態で、各制御線を操作
して上述の図９，１０に示したような初期化を行う。

【００２７】そして、このような初期化を行った後はＲ
ＷをＬとしておくため、アドレスの指定により、該当す
るワードラインがＨとなりこのデータがデータ供給部を
介しデータバスに出力される。

【００２８】また、不揮発性のコンフィグレーションメ
モリは、図１３のような構成とすることもできる。図に
おいて、ビットラインｂとプレートラインＰの間にはス
イッチ３０および強誘電体コンデンサ３２が配置されて
おり、その接続部から出力Ｑがインバータ３４を介し出
力される。そして、スイッチ３０のゲートには、ワード
ラインｗが接続されており、このスイッチ３０のオンオ
フをワードラインによって制御することができる。

【００２９】このような回路において、ワードライン、
ビットライン、プレートラインを図８の場合と同様に制
御すれば、強誘電体コンデンサ１６において、上述の場
合と同様の誘電分極を発生することができる。そして、
通常動作時においては、プレート電圧を所定のものとし
、上述のΔＶによってインバータ３４からの出力が反転
する電位とする。このため、強誘電体コンデンサ１６に
おける誘電分極の状態に応じた出力をインバータ３４の
出力として得ることができる。

【００３０】図１１は、図１０に示したコンフィグレー
ションメモリを利用したＰＬＤのコンフィグレーション
メモリのデータセットシステムを示す構成図であり、デ
コーダ３０、リードライト部３２にリフレッシュ制御部
３４を接続し、このリフレッシュ制御部３４によって各
コンフィグレーションメモリの状態をセットする。この
セットは、上述の図１０の場合と同様である。

【００３１】

【発明の効果】以上説明したように、本発明に係るＰＬ
Ｄによれば、強誘電体コンデンサにおける誘電分極を不
揮発性のデータ記憶に利用できるため、この書き込みな
どに高電圧が不要であり、メモリの耐圧を小さくでき、
メモリを小形化することができ、集積度を上昇すること
ができる。

【図面の簡単な説明】

【図１】ＰＬＤの全体構成図。

【図２】パストランジスタを制御するコンフィグレーシ
ョンメモリの構成図。

【図３】論理回路を制御するコンフィグレーションメモ
リの構成図。

【図４】本発明に係る不揮発性メモリの実施例の構成を
示す回路図。

【図５】実施例の強誘電体コンデンサの誘電分極を示す
説明図。

【図６】実施例の強誘電体コンデンサの動作を示す説明
図。

【図７】実施例の強誘電体コンデンサの動作を示す説明
図。

【図８】実施例の動作を示す説明図。

【図９】実施例の動作を示す説明図。

【図１０】実施例の不揮発性メモリを利用したメモリセ
ルの構成図。

【図１１】同メモリセルの書き込み動作を示すチャート
図。

【図１２】同メモリセルの初期化動作を示すチャート図
。

【図１３】不揮発性メモリの他の構成図。

【図１４】図１３のメモリを利用したシステムの構成図
。

【符号の説明】

１０　　ＳＲＡＭ １２，１４，１８　　スイッチ １６　　強誘電体コンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　コンフィグレーションメモリの記憶状
   態に応じて動作するプログラマブルロジックデバイスで
   あって、上記コンフィグレーションメモリは、入力信号
   に従い、その両端に反対の極性を出力して安定する揮発
   性メモリ回路と、この揮発性メモリ回路に接続され、該
   揮発性メモリ回路の両端に強誘電体の誘電分極に起因し
   て発生する電位差を供給する誘電体層が強誘電体からな
   る強誘電体コンデンサと、を有することを特徴とする強
   誘電体メモリを利用したプログラマブルロジックデバイ
   ス。