JPH04367265A - Ｓｏｉ型薄膜トランジスタ、及びそれを用いた電子装置、及びその電子装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＯＩ構造を有する高
性能の薄膜トランジスタに関し、特にＳＯＩ構造固有の
フローティング構造に起因する問題点を改善したＳＯＩ
型薄膜トランジスタに関する。

【０００２】

【従来の技術】近年、ＳＯＩ型薄膜トランジスタは、３
次元集積回路や、密着型センサー及び、平面ディスプレ
ー用装置の構成要素として注目されている。特に、シリ
コン薄膜トランジスタは、従来のウエハー上に作成され
たトランジスタに比べ、寄生容量が小さく、ラッチアッ
プフリーの誘電体分離や、放射線耐性に優れている等の
特性を有し、数多くの研究、開発がなされている。

【０００３】

【発明が解決しようとしている課題】しかしながら、従
来のＳＯＩ型薄膜トランジスタにおいては、ドレイン電
流の折れ曲がり現象（ＫＩＮＫ現象）や、スイッチング
時のドレイン電流のオーバーシュート現象等、ＳＯＩ基
板のフローティング構造に起因する種々の問題点を有し
、これらが回路設計上大きな支障をきたしている。

【０００４】この問題に対して、最近、ＳＯＩ層の膜厚
を充分薄くして（超薄膜化）、そこにトランジスタを形
成すると、固有のメカニズムによって、高いキャリア移
動度が得られ、サブスレッショルド特性が改善されるな
ど、トランジスタ特性の改善につながることがわかり、
研究が盛んに行われている。更に、この超薄膜トランジ
スタにおいては、上述のＳＯＩ型薄膜トランジスタの問
題点であるＫＩＮＫ現象やオーバーシュート現象をも解
決できるとして特に注目されている。

【０００５】しかしながら、これら超薄膜トランジスタ
においても、解決すべき問題点がある。即ち、ゲート電
圧Ｖｇ＝０〔Ｖ〕（ＯＦＦ時）時のドレイン耐圧が、膜
厚の現象にともない急激に劣化するという問題があり、
またＯＮ時のソース・ドレイン耐圧も劣化してくるとい
う問題があり、またＳＯＩ層膜厚のばらつきが、トラン
ジスタの閾値電圧のばらつきに影響するため、閾値電圧
をプロセスコントロールすることが難しいという問題が
ある。

【０００６】これらの問題点は、トランジスタの応用展
開を図っていく上で、特に、密着型センサーや平面ディ
スプレーなどの、設計上、高耐圧、高階調が要求される
分野では大きな障害となることは明らかである。

【０００７】上述の問題点の発生する原因は、そのトラ
ンジスタの動作においてＯＮ時、ＯＦＦ時の区別はある
ものの、基本的にはＳＯＩ固有の構造であるフローティ
ング構造に起因する。このことをＮ−ｃｈ　　ＭＯＳＦ
ＥＴについて説明する。

【０００８】トランジスタのゲート・ドレイン間にある
バイアスが印加されると、電気力線は、ゲート電極端か
らドレイン電極端まで伸びるが、その際、ドレイン・チ
ャネル接合部に電界の非常に密な領域が形成されること
になる。トランジスタがＯＮしている時は、この電界は
、特に上述の接合部とゲート絶縁膜界面に集中する。 ソース部から供給された電子は、ドレイン端まで到達す
ると、この電界によって更に加速され、ドレイン・チャ
ネル接合の空乏層内でＩＭＰＡＣＴ　　ＩＯＮＩＺＡＴ
ＩＯＮを引き起こし、正孔を発生する。発生した正孔は
、ソース端まで移動し、ソース電極から引き抜かれるが
、その程度が増してくると、正孔はソース部から引き抜
かれずにチャネル領域に蓄積するようになる。チャネル
領域に蓄積した正孔は、チャネルのポテンシャルを下げ
、更に多くの電子がドレイン端に供給されるようになる
。 供給された電子は、更にＩＭＰＡＣＴ　　ＩＯＮＩＺＡ
ＴＩＯＮを引き起こし、チャネル部に正孔を蓄積させる
。 このように、電界集中→ＩＭＰＡＣＴ　　ＩＯＮＩＺＡ
ＴＩＯＮ→正孔の蓄積という一連の動作に正帰還がかか
り、その過程において、ＫＩＮＫ現象やオーバーシュー
ト現象が起こり、ＯＮ時のソース・ドレイン耐圧を劣化
させる。トランジスタがＯＦＦの時は、上記の過程にお
いて、ＩＭＰＡＣＴ　　ＩＯＮＩＺＡＴＩＯＮを引き起
こす電子の供給が、ドレイン接合の逆方向電流の発生に
より供給される点で異なるだけで基本的には同じである
。 この結果、ＯＦＦ時のドレイン耐圧も劣化する。

【０００９】Ｐ−Ｃｈ　　ＭＯＳＦＥＴについても、多
数キャリアが正孔であるという点が異なるだけであり、
この場合、正孔のＩＭＰＡＣＴ　　ＩＯＮＩＺＡＴＩＯ
Ｎ率が電子に比べ小さく、その影響が多少緩和されると
いうだけで、基本的には同様の問題点があると考えられ
る。

【００１０】上述のような過程で発生する問題点を解決
するための考え方の一つとして、チャネルに蓄積しよう
とするキャリア（Ｎ−ＣＨ　　ＭＯＳＦＥＴの場合は正
孔、Ｐ−Ｃｈ　　ＭＯＳＦＥＴの場合は電子）を、以下
に速くチャネル領域から引き抜くかという観点が考えら
れる。このための手段として、通常のＩＣ構造に見られ
るように、チャネルの電位（以下ＳＵＢ電位）をある電
位に固定することが考えられる。

【００１１】しかしながら、従来の方法によれば、ＳＵ
Ｂ電位を取り出すための領域が必要であり、そのため、
素子面積が増大してしまう。このことは、素子の集積化
の妨げになるばかりか、例えば、液晶素子のスイッチン
グトランジスタとして応用しようとした場合、画素の開
口率を低下させる。

【００１２】また、ドレイン端での電界を緩和しようと
する考え方から、従来の高耐圧ＩＣの技術であるＬＤＤ
（ＬＩＧＨＴＬＹ　　ＤＯＰＥＤ　　ＤＲＡＩＮ）構造
やオフセット構造をそのままＳＯＩ型トランジスタに応
用する例も考えられている。しかし、これらの構造は、
結果としてトランジスタの駆動力を低下させ、せっかく
の薄膜ＳＯＩ型トランジスタのメリットを活かしていな
いのが現状である。

【００１３】（発明の目的）本発明の目的は、従来のＳ
ＯＩ型薄膜トランジスタにおける、ドレイン電流の折れ
曲がり現象（ＫＩＮＫ現象）や、スイッチング時のドレ
イン電流のオーバーシュート現象等のＳＯＩ基板のフロ
ーティング構造に起因する種々の問題点を解決し、かつ
、上述したＳＵＢ電位を取り出すための領域が不要で、
素子面積の増大がなく、また駆動力の低下のないＳＯＩ
型薄膜トランジスタ、及びそれを用いた電子装置を実現
することにある。

【００１４】即ち、ＳＯＩ型薄膜トランジスタのメリッ
ト（拘束、低寄生容量）はそのまま活かしつつ、かつ、
従来の問題点を解決できるトランジスタ構造を提供する
ことにある。

【００１５】

【課題を解決するための手段】本発明は、絶縁性基板上
に形成した、第１の電極、半導体層、ゲート絶縁膜、及
び、第２の電極からなるＳＯＩ型薄膜トランジスタにお
いて、前記第１、第２の電極の一方はトランジスタのゲ
ート電極であり、かつ、もう一方の電極は、トランジス
タのソース部及びチャネル部の半導体層に直接接触して
いることを特徴とするＳＯＩ型薄膜トランジスタによっ
て、上記課題を解決しようとするものである。

【００１６】また更に言えば、前記チャネル部と電極と
の直接接触面はショットキー接合であることによって、
上記課題を解決しようとするものである。

【００１７】また更に言えば、前記チャネル部の半導体
層の膜厚が、前記ショットキー接合によって広がる空乏
層幅より厚い薄膜トランジスタによって、前記課題を解
決しようとするものである。

【００１８】

【作用】上述の本発明のＳＯＩ型薄膜トランジスタによ
れば、動作時にチャネル部に蓄積しようとするキャリア
は、ソース部と同電位に固定された第１又は第２の電極
から比較的容易に引き抜くことができる。

【００１９】また金属材料を用いてショットキー接合を
形成することにより、半導体層に蓄積しようとしたキャ
リアは、特にオーミック接触を必要としなくても、その
障壁を乗り越えて金属電極に引き抜かれやすくなる。特
に、薄膜トランジスタがＯＮしているときは、半導体基
板のポテンシャルがマイナス側に引っ張られているため
、この障害高さは更に小さくなり、上述のＯＮ時の問題
点は殆どなくなると考えられ、逆に、ＯＦＦ時について
は、今度はチャネル・ドレイン接合にかかる逆バイアス
によって、ソース端に比較的近い位置にあるショットキ
ー障壁もドレイン側に引っ張られることになり、キャリ
アを引き抜くときの障害とはなりにくい。

【００２０】また、薄膜半導体層の膜厚を、ショットキ
ー接触によって形成される空乏層幅より厚く設定するこ
とにより、薄膜トランジスタのチャネルの一部がゲート
電圧の有無に関係なく空乏化し、そのため発生するトラ
ンジスタの閾値電圧などに対する悪影響を防ぐことがで
きる。 （実施態様例）以下、本発明の実施態様例について説明
する。

【００２１】まず、ショットキー接合による蓄積キャリ
アの除去について説明する。

【００２２】理想的な金属−半導体基板接触面における
ショットキー障壁φＢ　は、半導体基板がＮ型の場合、

【００２３】

【数１】ｑφＢＮ＝（ｑφｍ−χ）　　　　　　・・・
（１）半導体基板がＰ型の場合、

【００２４】

【数２】ｑφＢＰ＝Ｅｇ−ｑ（φｍ−χ）・・・（２）
ここで、φｍは金属の仕事関数、χは半導体の電子親和
力（Ｓｉの場合は、約４．２ｅ　Ｖ　）、Ｅｇは半導体
基板のエネルギーギャップである。

【００２５】このとき流れる電流Ｊｓは、

【００２６】

【数３】 　　Ｊｓ＝Ａ＊　Ｔ２　ｅｘｐ（−ｑφＢ　／ｋＴ）ｅ
ｘｐ（ｑＶ／ｋＴ）・・・（３）であらわされ、ショッ
トキー障壁φＢ　が小さい方がより電流駆動力があるこ
とが判る。 １）半導体基板がＮ型（Ｐｃｈ−ＭＯＳＦＥＴ）の場合
（１）式より、φＢ　を小さくするためには、（φｍ−
χ）→０（Ｖ） とすれば良いことが判る。このような特性を示す金属材
料としては、Ｍｇ，Ａｌ，Ｍｎ，Ｔｉ，Ｃｒ，Ｗ，Ｔａ
，Ｍｇ，Ｉｎ，Ｂｉ等が挙げられる。

【００２７】このような金属材料を用いてショットキー
接合を形成することにより、半導体層に蓄積しようとし
たキャリアは、特にオーミック接触を必要としなくても
、その障壁を乗り越えて金属電極に引き抜かれやすくな
る。特に、薄膜トランジスタがＯＮしているときは、半
導体基板のポテンシャルがマイナス側に引っ張られてい
るため、この障害高さは更に小さくなり、上述のＯＮ時
の問題点は殆どなくなると考えられている。逆に、ＯＦ
Ｆ時については、今度はチャネル・ドレイン接合にかか
る逆バイアスによって、ソース端に比較的近い位置にあ
るショットキー障壁もドレイン側に引っ張られることに
なり、キャリアを引き抜くときの障害とはなりにくい。

【００２８】一方、半導体層の膜厚であるが、上述の様
にショットキー接合が形成されると、その接合界面に、
通常のＰＮ接合と同様に空乏層が形成される。その空乏
層幅をＷＤ　とすると、

【００２９】

【数４】 　　　　ＷＤ　＝｛２εＳ　／ｑＮＤ　（Ｖｂｉ−Ｖ−
ＫＴ／ｑ）｝１／２　・・・（４）で与えられる。ここ
で、εＳ　は、シリコンの誘電率、ＮＤ　は、半導体基
板の濃度、Ｖｂｉは、ショットキー接合の熱平衡状態に
おける半導体基板側のビルトインポテンシャルであり、
ショットキー障壁φＢ　と半導体基板のフェルミポテン
シャルとの差で表わされる。今仮に、Ｎ型半導体基板の
濃度を１Ｅ１６ｃｍ−３，φＢ　＝０．６（Ｖ）とする
と、熱平衡状態で広がる空乏層幅Ｗは、約０．２１μｍ
となる。半導体層の膜厚がこの膜厚以下になると、薄膜
トランジスタのチャネルの一部がゲート電圧の有無に関
係なく空乏化することになり、その結果、トランジスタ
の閾値電圧などに影響がでる。したがって、薄膜半導体
層の膜厚は、ショットキー接触によって形成される空乏
層幅より厚く設定する必要がある。 ２）半導体基板がＰ型（Ｎｃｈ−ＭＯＳＦＥＴ）の場合
（２）式より、φＢ　を小さくするためには、（φｍ−
χ）→Ｅｇ（＝１．１Ｖ） とすれば良いことがわかる。このような特性を示す金属
材料としては、Ｎｉ，Ｃｏ，Ｓｅ，Ｐｄ，Ｉｒ，Ｐｔ，
Ａｕ，ＣｏＳｉ，ＮｉＳｉ，ＰｔＳｉ等が挙げられる。 効果としては、基板がＮ型の場合と同様である。

【００３０】次に、本発明の実施態様例を図面を用いて
説明する。

【００３１】図１に、本発明の実施態様による薄膜トラ
ンジスタの断面構造図を示す。

【００３２】まず絶縁性基板１０１上に、第１の電極１
０２を形成する。絶縁性基板１０１としては、ガラスな
どのセラミック基板をそのまま用いても良いし、シリコ
ンウエハーの表面にシリコン酸化膜やシリコン窒化膜を
形成したものでも良い。第１の電極１０２としては、後
にチャネル領域１０３とショットキー接合を形成しても
なおチャネル部に蓄積したキャリアを引き抜くことがで
き、かつ、その後のプロセス温度より高い耐熱性を有す
る金属材料を、上述の条件から考えられる中から用いる
。

【００３３】次に、半導体層を形成し、ゲート絶縁膜１
０５を形成し、第２の電極としてゲート電極１０６を形
成した後、トランジスタのソース領域１０４、ドレイン
領域１０７、チャネル領域１０３を形成する。半導体層
としては、単結晶シリコンを成長種としてＥＬＯ（ＥＰ
ＩＴＡＸＩＡＬ　　ＬＡＴＥＲＡＬ　　ＯＶＥＲＧＲＯ
ＷＴＨ）成長させたものや、非晶質シリコンや多結晶シ
リコンをエネルギービームにより単結晶化したものや、
本出願人が特開昭６３−１０７０１６で提案していると
ころの選択核形成法に基づいて成長させた単結晶シリコ
ンなどを用いることができる。また、トランジスタの各
領域を形成するときに、前記第１の電極とソース・チャ
ネル領域が直接接触するように形成する。また、トラン
ジスタの各領域は、ゲート電極１０６を形成する前に形
成しても一向に差し支えない。

【００３４】このように構成されたＳＯＩ型薄膜トラン
ジスタにおいて、第１の電極１０２は、ソース領域１０
４及びチャネル領域１０３の双方に直接接触している。 通常のＭＯＳＦＥＴでは、ソース部とチャネル部は同電
位にして使用する場合が多いので、この構成で回路上問
題になることはない。

【００３５】このように構成されたＳＯＩ型薄膜トラン
ジスタにおいて、動作時にチャネル部に蓄積しようとす
るキャリアは、ソース部と同電位に固定された第１の電
極から比較的容易に引き抜くことができる。この効果は
、トランジスタがＯＮ，ＯＦＦどちらの状態であっても
同じであることは、上述の議論から明らかである。

【００３６】次に本発明の第２の実施態様を図面を用い
て説明する。

【００３７】図２に、本発明の第２の実施態様による薄
膜トランジスタの断面構造図を示す。

【００３８】絶縁性基板２０１上に、トランジスタのゲ
ート電極として、第１の電極２０２を形成する。絶縁性
基板２０１としては、ガラスなどのセラミック基板をそ
のまま用いても良いし、シリコンウエハーの表面にシリ
コン酸化膜やシリコン窒化膜を形成したものでも良い。 第１の電極２０２材料としては、その後のプロセス温度
より高い耐熱性を有する金属材料を用いれば基本的に良
く、例えば、通常の金属材料の他に、不純物を高濃度に
ドーピングした多結晶シリコンなども用いることができ
る。

【００３９】次に、ゲート絶縁膜２０５を形成し、半導
体層を形成し、トランジスタのソース領域２０４、ドレ
イン領域２０７、チャネル領域２０３を形成した後、第
２の電極２０６を形成する。半導体層としては、単結晶
シリコンを成長種としてＥＬＯ（ＥＰＩＴＡＸＩＡＬ　
　ＬＡＴＥＲＡＬ　　ＯＶＥＲＧＲＯＷＴＨ）成長させ
たものや、非晶質シリコンや多結晶シリコンをエネルギ
ービームにより単結晶化したものや、本出願人が特開昭
６３−１０７０１６で提案しているところの選択核形成
法に基づいて成長させた単結晶シリコンなどを用いるこ
とができる。また、トランジスタの各領域を形成すると
きに、前記第２の電極２０２とソース・チャネル領域２
０４，２０３が直接接触するように形成する。

【００４０】第２の電極２０２としては、上述の議論か
ら、後にチャネル領域２０３とショットキー接合を形成
してもなおチャネル部に蓄積したキャリアを引き抜くこ
とができる金属材料を用いる。

【００４１】このように構成されたＳＯＩ型薄膜トラン
ジスタにおいて、第２の電極２０６は、ソース領域２０
４及びチャネル領域２０３の双方に直接接触している。 通常のＭＯＳＦＥＴでは、ソース部とチャネル部は同電
位にして使用する場合が多いので、この構成で回路上問
題になることはない。

【００４２】このように構成されたＳＯＩ型薄膜トラン
ジスタにおいて、動作時にチャネル部に蓄積しようとす
るキャリアは、ソース部と同電位に固定された第２の電
極から比較的容易に引き抜くことができる。この効果は
、トランジスタがＯＮ，ＯＦＦどちらの状態であっても
同じであることは、上述の説明から明らかである。

【００４３】このように構成されたＳＯＩ型薄膜トラン
ジスタにおいて、絶縁性基板に例えば石英のような透明
基板を用いた場合、第１の電極材料として、ある波長に
対して不透明な材料を用いると、基板側からの光入射に
対して、トランジスタのチャネルを遮光できるというメ
リットもある。このような構成は、特に密着型センサー
や液晶ディスプレーのようなデバイスに応用しようとし
た場合、有効となる。

【実施例】本発明の第１の実施例を図面を用いて詳細に
述べる。

【００４４】（実施例１）図１は、本発明の第１の実施
例に基づいて作成されたＮｃｈ−ＭＯＳＦＥＴの断面図
である。

【００４５】シリコンウエハーを５０００Å酸化した基
板１０１上に、スパッタ法により第１の電極としてＰｔ
（白金）１０２を１０００Å堆積させ、通常のホトリソ
工程によりパターニングした。次に、減圧ＣＶＤ法によ
り非晶質シリコン膜（ａ−Ｓｉ）を３０００Å堆積させ
た後、レーザービームを照射し所望の領域を単結晶化さ
せた後、トランジスタ形成領域を残してエッチング除去
した。

【００４６】次に、通常の熱酸化法により犠牲酸化膜を
１０００Å形成した後、通常のイオン注入法によりＢ（
ボロン）を２Ｅ１１ｃｍ−２注入し、ファーネスアニー
ルによって単結晶層の不純物濃度が１Ｅ１６ｃｍ−３に
なるように調整した。

【００４７】次に、犠牲酸化膜をエッチング除去した後
、通常の熱酸化法によりゲート酸化膜１０６を５００Å
形成した後、減圧ＣＶＤ法によりＰ型の低抵抗多結晶シ
リコンを堆積させ、レジストパターニング及びエッチン
グにより、第２の電極としてゲート電極１０６を形成し
た。

【００４８】次に、通常のイオン注入法によりＰ（リン
）を５Ｅ１５ｃｍ−２注入し、その後ファーネスアニー
ルによって不純物を活性化させ、ソース領域及びドレイ
ン領域を形成した。作製したトランジスタのサイズは、
ゲート長が３μｍ、ゲート幅が１０μｍのもので、第１
の電極としてのＰｔ電極１０２とチャネル領域１０３と
の重なりは約１μｍであった。

【００４９】このように形成したＮｃｈ−ＭＯＳＦＥＴ
の動作を第１の電極がない構成のトランジスタ（従来系
）の動作と比較確認したところ、トランジスタのＯＮ動
作において、電源電圧１５（Ｖ）まではＫＩＮＫ現象は
現れず（従来系では、数ボルトで確認された）、本発明
の有効性が実証された。

【００５０】また、このように形成したＮｃｈ−ＭＯＳ
ＦＥＴの動作において、トランジスタのＯＦＦ時の耐圧
は、１２（Ｖ）以上有り、従来系に比べ、５（Ｖ）以上
の耐圧の改善がなされた。

【００５１】（実施例２）本発明の第２の実施例を図面
を用いて詳細に述べる。

【００５２】図２は、本発明の第２の実施例に基づいて
作成されたＰｃｈ−ＭＯＳＦＥＴの断面図である。

【００５３】シリコンウエハー表面にＣＶＤ法によりシ
リコン酸化膜を１μｍ堆積させた基板２０１上に、スパ
ッタ法により第１の電極としてＴｉ（チタン）２０２を
１０００Å堆積させ、通常のホトリソ工程によりパター
ニングした。

【００５４】次に、減圧ＣＶＤ法により非晶質シリコン
膜（ａ−Ｓｉ）を３０００Å堆積させた後、レーザービ
ームを照射し所望の領域を単結晶化させた後、トランジ
スタ形成領域を残してエッチング除去した。

【００５５】次に、通常の熱酸化法により犠牲酸化膜を
１０００Å形成した後、通常のイオン注入法によりＰ（
リン）を２Ｅ１１ｃｍ−２注入し、ファーネスアニール
によって単結晶層の不純物濃度が１Ｅ１６ｃｍ−３にな
るように調整した。

【００５６】次に、犠牲酸化膜をエッチング除去した後
、通常の熱酸化法によりゲート酸化膜２０５を５００Å
形成した後、減圧ＣＶＤ法によりＮ型の低抵抗多結晶シ
リコンを堆積させ、レジストパターニング及びエッチン
グによりゲート電極２０６を形成した。

【００５７】次に、通常のイオン注入法によりＢ（ボロ
ン）を５Ｅ１５ｃｍ−２注入し、その後ファーネスアニ
ールによって不純物を活性化させ、ソース領域２０４及
びドレイン領域２０７を形成した。作製したトランジス
タのサイズは、ゲート長が３μｍ、ゲート幅が２０μｍ
のもので、第１の電極としてのＴｉ電極２０２と、チャ
ネル領域２０３との重なりは約１μｍであった。

【００５８】このように形成したＰｃｈ−ＭＯＳＦＥＴ
の動作を、第１の電極２０２がない構成のトランジスタ
（従来系）の動作と比較確認したところ、トランジスタ
のスイッチング動作において、オーバーシュート電流は
観察されず、本発明の有効性が実証された。

【００５９】（実施例３）本発明の第３の実施例を図面
を用いて詳細に述べる。

【００６０】図３は、本発明の第３の実施例に基づいて
作成されたＮｃｈ−ＭＯＳＦＥＴの断面図である。

【００６１】石英基板３０１上に、減圧ＣＶＤ法により
、Ｐ型の低抵抗多結晶シリコンを２０００Å堆積し、通
常のホトリソ工程により、パターニングし、第１の電極
としてゲート電極３０２を形成した。

【００６２】次に、常圧ＣＶＤ法によりシリコン酸化膜
を５００Å堆積し、ゲート絶縁膜３０５を作成した。次
に、減圧ＣＶＤ法により非晶質シリコン膜（ａ−Ｓｉ）
を３０００Å堆積させた後、レザービームを照射し所望
の領域を単結晶化させた後、トランジスタ形成領域を残
してエッチング除去した。

【００６３】次に、通常の熱酸化法により犠牲酸化膜を
１０００Å形成した後、通常のイオン注入法によりＢ（
ボロン）を２Ｅ１１ｃｍ−２注入し、ファーネスアニー
ルによって単結晶層の不純物濃度が１Ｅ１６ｃｍ−３に
なるように調整した。

【００６４】次に、レジストパターニングにより注入の
マスクを形成し、通常のイオン注入法によりＰ（リン）
を５Ｅ１５ｃｍ−２注入し、レジスト除去した後ファー
ネスアニールによって不純物を活性化させ、ソース領域
３０４及びドレイン領域３０７を形成した。

【００６５】次に、スパッタ法により、第２の電極３０
６として、ＰｔＳｉを１０００Å堆積し、所望の形状に
パターニングした。

【００６６】作製したトランジスタのサイズは、ゲート
長が３μｍ、ゲート幅が１０μｍのもので、第２の電極
としてのＰｔＳｉ電極３０６とチャネル領域３０３との
重なりは約１μｍであった。

【００６７】このように作成したＮｃｈ−ＭＯＳＦＥＴ
の動作において、第２の電極効果については、ゲート電
極が半導体層の上側に形成された第１，２の実施例によ
り構成されたトランジスタと同様である。

【００６８】また、本構成のトランジスタにおいて、石
英基板側から光を照射しても、トランジスタの特性は全
く変化しなかった。

【００６９】（実施例４）本発明の第４の実施例を図面
を用いて、詳細に述べる。

【００７０】図４は、本発明の第４の実施例により作製
されたＮｃｈ−ＭＯＳＦＥＴの断面図である。

【００７１】石英基板４０１上に、エッチングにより後
でトランジスタを形成する領域に対応するように深さ５
０００Åの凹部を設け、該凹部を覆うように、スパッタ
法によりＷ（タングステン）、減圧ＣＶＤ法によりＢ（
ボロン）を高濃度に含む多結晶シリコンを順次堆積した
後、第１の電極として所望のゲート電極４０２形状にパ
ターニングした。

【００７２】次に、常圧ＣＶＤ法により、シリコン酸化
膜４０５を５００Å堆積させた後、減圧ＣＶＤ法により
シリコン窒化膜を３００Å堆積させた後、通常のホトリ
ソ工程により前記凹部のほぼ中央に、一辺が約１μｍの
ドット状パターンが残るようにエッチング除去した。次
に、減圧エピタキシャル装置を用い、 ガス系；ＳｉＣｌ２　Ｈ２　／ＨＣｌ／Ｈ２　／Ｂ２　
Ｈ６　温度；　　９９０℃ 圧力；　　１５０Ｔｏｒｒ の条件下でシリコン単結晶を凹部を完全に覆うように成
長させた。

【００７３】次に、通常のメカノケミカル法により、シ
リコン単結晶層の表面が、石英基板の表面高さと一致す
るところまで研磨したのち、Ｐ（リン）をイオン注入に
より注入し、ソース４０４・ドレイン領域４０７を形成
した。

【００７４】次に、第２の電極として、スパッタ法によ
り、ＰｔＳｉ４０６を２０００Å堆積させ、パターニン
グによってソース領域４０４及びチャネル領域４０３と
直接接触するようにした。

【００７５】このように形成したＮｃｈ−ＭＯＳＦＥＴ
の動作において、第２の電極４０６の効果については、
ゲート電極が半導体層の上側に形成された第１，２の実
施例により構成されたトランジスタと同様である。

【００７６】また、本構成のトランジスタにおいて、石
英基板側から光を照射しても、トランジスタの特性は全
く変化しなかった。

【００７７】また、本実施例によれば、石英基板表面の
段差は非常に小さく、配線のショートや断切れが非常に
少ないという利点もある。

【００７８】図５は、本発明のＳＯＩ型薄膜トランジス
タを用いた電子装置として、第１の実施例に基づいて作
成されたＮｃｈ−ＭＯＳＦＥＴを用いて、アクティブマ
トリクス型液晶表示素子の駆動回路用素子を構成したと
きの周辺駆動回路ブロック図である。

【００７９】本実施例では、シグナル配線５１２を形成
するのと同時に、周辺駆動回路のソース配線を形成した
。そのとき、周辺駆動回路を構成するトランジスタ５１
１の配線は、トランジスタのソース領域にのみ接触させ
るのではなく、そのままチャネル領域まで延ばし、本発
明の効果を活かすようにして構成されている。更に、本
実施例では、シグナル配線５１２を形成するのと同時に
、画素スイッチングＴＦＴのドレイン電極も形成し、工
程を簡略化した。また、ゲート配線材料としては、Ｐ型
低抵抗多結晶シリコン／Ｗ（タングステン）の２層配線
を用いた。

【００８０】プロセスとしては、まず、シグナル配線及
び周辺駆動回路用ソース配線５１２を形成し、次に、半
導体層、ゲート絶縁膜、最後にゲート配線５１６を形成
することにより構成した。このように構成されたアクテ
ィブマトリクス液晶表示素子においては、液晶駆動に要
求される高耐圧、テレビレートに対応した高速駆動の双
方が同時に満足される特性を示した。

【００８１】図６は、本発明の第３の実施例に基づいて
作成されたＮｃｈ−ＭＯＳＦＥＴを用いて、アクティブ
マトリクス型液晶表示素子の駆動回路用素子を構成した
ときの周辺駆動回路ブロック図である。

【００８２】プロセスとしては、まず、ゲート配線６１
６を形成し、次に、ゲート絶縁膜、半導体層最後にアク
ティブマトリクス素子用シグナル配線６１２と周辺駆動
回路用トランジスタ６１１のソース・ドレイン配線を形
成することにより構成した。このように構成されたアク
ティブマトリクス液晶表示素子においては、液晶駆動に
要求される高耐圧、テレビレートに対応した高速駆動の
双方が同時に満足される特性を示した。更に、本実施例
では、ゲート配線６１６が、そのまま、基板からの光入
射に対する遮光層としての役割を果たし、特に、別に、
遮光層を設ける必要がない。

【００８３】本実施例では、本発明のＳＯＩ型薄膜トラ
ンジスタを用いた電子装置として、アクティブマトリッ
クス型液晶表示素子の例を説明したが、本発明で述べる
電子装置はこれに限られることはない。

【００８４】また、本明細書中において、Ｎｃｈ及びＰ
ｃｈのＭＯＳＦＥＴにおいて、片方の記述しかないもの
については、その反対のタイプのＭＯＳＦＥＴについて
、不純物のタイプを反対にすることで対応できることは
、容易に判断できる。

【００８５】

【発明の効果】本発明によれば、従来のＳＯＩ型薄膜ト
ランジスタにおける、ドレイン電流の折れ曲がり現象（
ＫＩＮＫ現象）や、スイッチング時のドレイン電流のオ
ーバーシュート現象等のＳＯＩ基板のフローティング構
造に起因する種々の問題点を解決することができ、かつ
、上述したＳＵＢ電位を取り出すための領域が不要であ
るため、素子面積の増大がなく、また駆動力の低下のな
いＳＯＩ型薄膜トランジスタを実現することができると
いう効果が得られる。

【００８６】即ち、本発明によれば、ＳＯＩ型薄膜トラ
ンジスタのメリット（拘束、低寄生容量）はそのまま活
かしつつ、かつ、従来の問題点を解決できるトランジス
タ構造を提供することができるものである。

【００８７】従って、本発明の構造によるＳＯＩ型薄膜
トランジスタを用いて電子装置を作製することにより、
従来、ＳＯＩ型薄膜トランジスタを原因として発生して
いた上述の問題を解決し、かつ素子面積の増大がなく、
小型化の可能な電子装置を実現できるという効果が得ら
れる。

【００８８】これは例えば、液晶表示素子の駆動回路等
の大面積基板に多数の高性能なトランジスタを作製する
必要のある電子装置において、画素の開口率を低下させ
ることがなく、大きな効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施態様例、及び実施例１を説
明するためのトランジスタの断面図。

【図２】本発明の第２の実施態様例、及び実施例２を説
明するためのトランジスタの断面図。

【図３】本発明の実施例３を説明するためのトランジス
タの断面図。

【図４】本発明の実施例４を説明するためのトランジス
タの断面図。

【図５】本発明の薄膜トランジスタにより構成した電子
装置としての、アクティブマトリクス型液晶表示素子駆
動装置の回路図。

【図６】本発明の薄膜トランジスタにより構成した電子
装置としての、アクティブマトリクス型液晶表示素子駆
動装置の回路図。

【符号の説明】

１０１，２０１，３０１，４０１　　絶縁性基板１０２
，２０２，３０２，４０２　　第１の電極１０６，２０
６，３０６，４０６　　第２の電極１０４，２０４，３
０４，４０４　　ソース領域１０７，２０７，３０７，
４０７　　ドレイン領域５１２，６１２　　シグナル配
線 ５１６，６１６　　ゲート配線 ５１３，６１３　　垂直ドライバ ５１４，６１４　　水平ドライバ

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　絶縁性基板上に形成した第１の電極、
   半導体層、ゲート絶縁膜、及び第２の電極を有するＳＯ
   Ｉ型薄膜トランジスタにおいて、前記第１、第２の電極
   の一方はトランジスタのゲート電極であり、かつ、もう
   一方の電極は、トランジスタのソース部及びチャネル部
   の半導体層に直接接触していることを特徴とするＳＯＩ
   型薄膜トランジスタ。
2. 【請求項２】　　前記チャネル部と電極との直接接触面
   はショットキー接合であることを特徴とする請求項１に
   記載のＳＯＩ型薄膜トランジスタ。
3. 【請求項３】　　前記チャネル部の半導体層の膜厚が、
   前記ショットキー接合によって広がる空乏層幅より厚い
   ことを特徴とする請求項２に記載のＳＯＩ型薄膜トラン
   ジスタ。
4. 【請求項４】　　請求項１に記載のＳＯＩ型薄膜トラン
   ジスタを用いて構成されることを特徴とする電子装置。
5. 【請求項５】　　前記電子装置がアクティブマトリック
   ス型液晶表示装置である請求項４に記載の電子装置。
6. 【請求項６】　　請求項５に記載の電子装置の製造方法
   において、該装置の信号配線の形成時に、同時に周辺駆
   動回路を構成するＳＯＩ型薄膜トランジスタのソース配
   線を形成し、該ソース配線が前記トランジスタのチャネ
   ル領域に接触するように形成することを特徴とする電子
   装置の製造方法。