JPH05175230A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05175230A JPH05175230A JP3337464A JP33746491A JPH05175230A JP H05175230 A JPH05175230 A JP H05175230A JP 3337464 A JP3337464 A JP 3337464A JP 33746491 A JP33746491 A JP 33746491A JP H05175230 A JPH05175230 A JP H05175230A
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- thin film
- film transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 本発明の薄膜トランジスタは、等方性エッチ
ングにより形成されるゲート電極パターニンク用のパタ
ーニンク用膜とゲート電極の大小関係を旨く利用し、Ｌ
ＤＤ構造の薄膜トランジスタを形成するものである。 【効果】 本発明によれば、ゲート電極パターニンク用
のパターニンク用膜とゲート電極の大小関係あるいは注
入イオンの拡散係数の相違により低濃度ドープ領域長が
決定されるため、ソース・ドレインの対称性に優れ、更
に大面積にわたり均一な構造が確保できる。
ングにより形成されるゲート電極パターニンク用のパタ
ーニンク用膜とゲート電極の大小関係を旨く利用し、Ｌ
ＤＤ構造の薄膜トランジスタを形成するものである。 【効果】 本発明によれば、ゲート電極パターニンク用
のパターニンク用膜とゲート電極の大小関係あるいは注
入イオンの拡散係数の相違により低濃度ドープ領域長が
決定されるため、ソース・ドレインの対称性に優れ、更
に大面積にわたり均一な構造が確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、特にアクティブマトリ
クス型液晶表示装置の各画素をＯＮ／ＯＦＦする薄膜ト
ランジスタ、あるいは周辺駆動回路に用いられる活性層
が多結晶シリコン薄膜から成る薄膜トランジスタの製造
方法に関する。
クス型液晶表示装置の各画素をＯＮ／ＯＦＦする薄膜ト
ランジスタ、あるいは周辺駆動回路に用いられる活性層
が多結晶シリコン薄膜から成る薄膜トランジスタの製造
方法に関する。
【０００２】
【従来の技術】近年、高精細，高機能なアクティブマト
リクス型液晶表示装置の実現を狙った活性層が多結晶シ
リコン薄膜から成る薄膜トランジスタが用いられた液晶
表示装置の開発が進められている。
リクス型液晶表示装置の実現を狙った活性層が多結晶シ
リコン薄膜から成る薄膜トランジスタが用いられた液晶
表示装置の開発が進められている。
【０００３】薄膜トランジスタの活性層として、非晶質
シリコンの代わりに高移動度の多結晶シリコンを用いる
ことにより、薄膜トランジスタを小さくすることがで
き、これにより液晶表示装置の高精細化が可能となる。
また、薄膜トランジスタの活性層として多結晶シリコン
を用いることにより、周辺駆動回路を同時に形成するこ
ともできるため、周辺駆動回路を液晶セルと一体に設け
ることができ、液晶表示装置の低廉化を達成することが
できる。
シリコンの代わりに高移動度の多結晶シリコンを用いる
ことにより、薄膜トランジスタを小さくすることがで
き、これにより液晶表示装置の高精細化が可能となる。
また、薄膜トランジスタの活性層として多結晶シリコン
を用いることにより、周辺駆動回路を同時に形成するこ
ともできるため、周辺駆動回路を液晶セルと一体に設け
ることができ、液晶表示装置の低廉化を達成することが
できる。
【０００４】アクティブマトリクス型液晶表示装置にお
ける各画素のスイッチングに用いられる薄膜トランジス
タとしては、表示にフリッカやクロストークがなく、ま
たコントラスト比の大きさの要求から、オフ（ｏｆｆ）
電流が小さく電流のオン／オフ比が１００：１以上であ
ることが要求されている。以下に、簡単に多結晶シリコ
ン薄膜トランジスタの構造について説明する。
ける各画素のスイッチングに用いられる薄膜トランジス
タとしては、表示にフリッカやクロストークがなく、ま
たコントラスト比の大きさの要求から、オフ（ｏｆｆ）
電流が小さく電流のオン／オフ比が１００：１以上であ
ることが要求されている。以下に、簡単に多結晶シリコ
ン薄膜トランジスタの構造について説明する。
【０００５】この多結晶シリコン薄膜トランジスタは、
石英ガラス等の絶縁基板上に多結晶シリコン薄膜が島状
に設置され、この上にゲート絶縁膜を介して多結晶シリ
コンに不純物がドーピングされて成るゲート電極が設置
されている。このゲート電極に隣接する多結晶シリコン
膜には、リンイオン（Ｐ+ ）あるいはボロンイオン（Ｂ
+ ）イオン等の不純物がドーピングされてソース領域お
よびドレイン領域が形成されており、これらソース領域
およびドレイン領域はアルミ（Ａｌ）等の金属によって
各電極と接続されて活性層が多結晶シリコン膜から成る
薄膜トランジスタは構成されている。
石英ガラス等の絶縁基板上に多結晶シリコン薄膜が島状
に設置され、この上にゲート絶縁膜を介して多結晶シリ
コンに不純物がドーピングされて成るゲート電極が設置
されている。このゲート電極に隣接する多結晶シリコン
膜には、リンイオン（Ｐ+ ）あるいはボロンイオン（Ｂ
+ ）イオン等の不純物がドーピングされてソース領域お
よびドレイン領域が形成されており、これらソース領域
およびドレイン領域はアルミ（Ａｌ）等の金属によって
各電極と接続されて活性層が多結晶シリコン膜から成る
薄膜トランジスタは構成されている。
【０００６】しかし、このような構造の多結晶シリコン
薄膜トランジスタでは、ゲート電圧が０Ｖ（Ｖｇ＝０
Ｖ）でのリーク電流が大きく、かつ、逆バイアス条件、
例えばｎチャネルトランジスタにおいては負のゲート電
圧が印加された場合、印加されたゲート電圧，ドレイン
電圧による電界がドレイン接合部に集中し、ドレイン接
合付近の結晶欠陥を介してキャリアが移動してゲート電
圧，ドレイン電圧に依存した大きなリーク電流が流れる
という問題がある。
薄膜トランジスタでは、ゲート電圧が０Ｖ（Ｖｇ＝０
Ｖ）でのリーク電流が大きく、かつ、逆バイアス条件、
例えばｎチャネルトランジスタにおいては負のゲート電
圧が印加された場合、印加されたゲート電圧，ドレイン
電圧による電界がドレイン接合部に集中し、ドレイン接
合付近の結晶欠陥を介してキャリアが移動してゲート電
圧，ドレイン電圧に依存した大きなリーク電流が流れる
という問題がある。
【０００７】このような課題を解決するものとして、例
えば特開昭６３−２０４７６９号には、単結晶シリコン
薄膜トランジスタで良く行われているＬＤＤ（lightly
doped drain ）構造を多結晶シリコン薄膜トランジスタ
に採用することにより、ドレイン電界を緩和してリーク
電流を抑えることが開示されている。
えば特開昭６３−２０４７６９号には、単結晶シリコン
薄膜トランジスタで良く行われているＬＤＤ（lightly
doped drain ）構造を多結晶シリコン薄膜トランジスタ
に採用することにより、ドレイン電界を緩和してリーク
電流を抑えることが開示されている。
【０００８】
【発明が解決しようとする課題】通常、ＬＤＤ構造の多
結晶シリコン薄膜トランジスタは、例えば図５に示すよ
うにして製造される。
結晶シリコン薄膜トランジスタは、例えば図５に示すよ
うにして製造される。
【０００９】即ち、図５（ａ）に示されるように、石英
基板(11)上に多結晶シリコン層(20)を形成し、島状にエ
ッチングした後、同図（ｂ）に示されるように多結晶シ
リコン膜(21)上に絶縁膜(31)を形成する。
基板(11)上に多結晶シリコン層(20)を形成し、島状にエ
ッチングした後、同図（ｂ）に示されるように多結晶シ
リコン膜(21)上に絶縁膜(31)を形成する。
【００１０】この後、同図（ｃ）に示されるように絶縁
膜(31)上に、異方性ドライエッチングにより略垂直にエ
ッチングされた所定形状のゲート電極(45)を形成し、図
５（ｄ）に示されるようにゲート電極(45)をマスクとし
て低濃度イオン注入を行い、低濃度ドープ領域(25a),(2
5b) を形成する。
膜(31)上に、異方性ドライエッチングにより略垂直にエ
ッチングされた所定形状のゲート電極(45)を形成し、図
５（ｄ）に示されるようにゲート電極(45)をマスクとし
て低濃度イオン注入を行い、低濃度ドープ領域(25a),(2
5b) を形成する。
【００１１】この後、同図（ｅ）に示されるようにゲー
ト電極(45)上にＣＶＤ法で酸化膜(101) を形成し、ゲー
ト電極(45)の側壁に酸化膜側壁(103) が残るように異方
性ドライエッチング法で酸化膜(101) をエッチングす
る。そして、同図（ｆ）に示されるようにゲート電極(4
5)と上記酸化膜側壁(103) をマスクとして更に高濃度の
イオン注入を行うことによって低濃度ドープ領域(25a),
(25b) に隣接する高濃度ドープ領域(23a),(23b) を形成
し、ＬＤＤ構造を形成するものである。
ト電極(45)上にＣＶＤ法で酸化膜(101) を形成し、ゲー
ト電極(45)の側壁に酸化膜側壁(103) が残るように異方
性ドライエッチング法で酸化膜(101) をエッチングす
る。そして、同図（ｆ）に示されるようにゲート電極(4
5)と上記酸化膜側壁(103) をマスクとして更に高濃度の
イオン注入を行うことによって低濃度ドープ領域(25a),
(25b) に隣接する高濃度ドープ領域(23a),(23b) を形成
し、ＬＤＤ構造を形成するものである。
【００１２】また、上記引用特許ではゲート電極(45)を
マスクに低濃度イオン注入した後、ゲート電極(45)より
大きいレジストマスクを形成し高濃度イオン注入する方
法が示されている。
マスクに低濃度イオン注入した後、ゲート電極(45)より
大きいレジストマスクを形成し高濃度イオン注入する方
法が示されている。
【００１３】しかし、ＬＤＤ構造は、低濃度ドープ領域
(25a),(25b) のドーズ量と領域の幅によりオフ電流及び
オン電流が大きく依存するため、生産における精度が非
常に重要となってくる。
(25a),(25b) のドーズ量と領域の幅によりオフ電流及び
オン電流が大きく依存するため、生産における精度が非
常に重要となってくる。
【００１４】例えば、酸化膜側壁(103) を用いる方法で
は、面積の大きな液晶表示装置ではプロセス的に難しい
ことと制御できる側壁(103) 幅が狭いという問題があ
る。また、レジストをマスクにして行う場合にも、レジ
スト・パターンの精度に限界があり、大面積にわたり精
度良く製造することは困難である。この他にも、液晶表
示装置の画素用薄膜トランジスタの場合、液晶には劣化
防止のため交流的電圧を印加する必要から、薄膜トラン
ジスタのソースとドレインが例えばフレーム毎に反転す
るため、ゲート両側の低濃度不純物領域の不揃いはフリ
ッカ等の表示特性に影響を及ぼす。
は、面積の大きな液晶表示装置ではプロセス的に難しい
ことと制御できる側壁(103) 幅が狭いという問題があ
る。また、レジストをマスクにして行う場合にも、レジ
スト・パターンの精度に限界があり、大面積にわたり精
度良く製造することは困難である。この他にも、液晶表
示装置の画素用薄膜トランジスタの場合、液晶には劣化
防止のため交流的電圧を印加する必要から、薄膜トラン
ジスタのソースとドレインが例えばフレーム毎に反転す
るため、ゲート両側の低濃度不純物領域の不揃いはフリ
ッカ等の表示特性に影響を及ぼす。
【００１５】本発明は上述した課題に鑑み成されたもの
で、簡便な製法でかつゲート両側の低濃度ドープ領域の
長さの制御が容易な薄膜トランジスタの製造方法を提供
することを目的としたものである。
で、簡便な製法でかつゲート両側の低濃度ドープ領域の
長さの制御が容易な薄膜トランジスタの製造方法を提供
することを目的としたものである。
【００１６】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上に多結晶シリコン膜および多結
晶シリコン膜上に絶縁膜を設ける工程と、絶縁膜上にゲ
ート電極膜を設ける工程と、ゲート電極膜上にゲート電
極をパターニングするためのパターニング用膜を設ける
工程と、ゲート電極膜を等方性エッチング法でパターニ
ング用膜のパターンよりも小さくなるようにオーバーエ
ッチングしてゲート電極とする工程と、島状多結晶シリ
コンに不純物を注入してソース領域、ドレイン領域を形
成する工程と、ソース領域およびドレイン領域に接続さ
れる金属配線膜を形成し加工する工程とを備えたことを
特徴とするものである。
タの製造方法は、基板上に多結晶シリコン膜および多結
晶シリコン膜上に絶縁膜を設ける工程と、絶縁膜上にゲ
ート電極膜を設ける工程と、ゲート電極膜上にゲート電
極をパターニングするためのパターニング用膜を設ける
工程と、ゲート電極膜を等方性エッチング法でパターニ
ング用膜のパターンよりも小さくなるようにオーバーエ
ッチングしてゲート電極とする工程と、島状多結晶シリ
コンに不純物を注入してソース領域、ドレイン領域を形
成する工程と、ソース領域およびドレイン領域に接続さ
れる金属配線膜を形成し加工する工程とを備えたことを
特徴とするものである。
【００１７】また、本発明は、特に不純物を注入してソ
ース領域、ドレイン領域を形成する工程が、パターニン
グ用膜をマスクとして不純物を注入する工程と、パター
ニング用膜を除去して不純物を注入する工程とから成る
ことを特徴としたものであり、また更に拡散係数の異な
る２種類の不純物を注入することを特徴としたものであ
る。
ース領域、ドレイン領域を形成する工程が、パターニン
グ用膜をマスクとして不純物を注入する工程と、パター
ニング用膜を除去して不純物を注入する工程とから成る
ことを特徴としたものであり、また更に拡散係数の異な
る２種類の不純物を注入することを特徴としたものであ
る。
【００１８】
【作用】従来、ゲート電極膜のエッチングは正確なゲー
ト長を確保する必要から異方性ドライエッチング法等が
用いられ、端面が略９０度になるようにエッチングする
ことが一般的であった。
ト長を確保する必要から異方性ドライエッチング法等が
用いられ、端面が略９０度になるようにエッチングする
ことが一般的であった。
【００１９】ところが、本発明者によれば等方性エッチ
ング法でもオーバーエッチング量が大きくなりエッチン
グ端面は９０度に近づくため、異方性ドライエッチング
法同様に正確なゲート長を確保することができることが
確認された。このような事実に基づき、本発明は成され
たものである。
ング法でもオーバーエッチング量が大きくなりエッチン
グ端面は９０度に近づくため、異方性ドライエッチング
法同様に正確なゲート長を確保することができることが
確認された。このような事実に基づき、本発明は成され
たものである。
【００２０】本発明は、特に等方性エッチング法を用い
ることにより、その特徴を利用するものであって、ゲー
ト電極膜のパターニング用膜のパターンよりもゲート電
極が小さくなることを利用したものである。そして、パ
ターニング用膜のパターンととゲート電極との差によっ
て、容易にＬＤＤ構造の薄膜トランジスタを製造するこ
とが可能となる。即ち、パターニング用膜とゲート電極
との差により低濃度ドープ領域長が決定される、あるい
は注入される不純物の拡散係数の相違による低濃度ドー
プ領域長が決定されるため、従来のようにマスクなどの
位置精度は全く要求されない。従って、低濃度ドープ領
域長の均一な薄膜トランジスタを製造することができ
る。
ることにより、その特徴を利用するものであって、ゲー
ト電極膜のパターニング用膜のパターンよりもゲート電
極が小さくなることを利用したものである。そして、パ
ターニング用膜のパターンととゲート電極との差によっ
て、容易にＬＤＤ構造の薄膜トランジスタを製造するこ
とが可能となる。即ち、パターニング用膜とゲート電極
との差により低濃度ドープ領域長が決定される、あるい
は注入される不純物の拡散係数の相違による低濃度ドー
プ領域長が決定されるため、従来のようにマスクなどの
位置精度は全く要求されない。従って、低濃度ドープ領
域長の均一な薄膜トランジスタを製造することができ
る。
【００２１】
【実施例】以下、本発明の薄膜トランジスタの製造方法
の一実施例について、図面を参照して説明する。図１
は、本発明の一実施例における薄膜トランジスタ(1) の
概略断面図を示すものである。
の一実施例について、図面を参照して説明する。図１
は、本発明の一実施例における薄膜トランジスタ(1) の
概略断面図を示すものである。
【００２２】本実施例により製造される薄膜トランジス
タ(1) は、石英基板(11)上に島状の多結晶シリコン膜(2
1)が設置されており、更に絶縁膜(31)を介してゲート電
極(45)が設置されている。
タ(1) は、石英基板(11)上に島状の多結晶シリコン膜(2
1)が設置されており、更に絶縁膜(31)を介してゲート電
極(45)が設置されている。
【００２３】多結晶シリコン膜(21)のゲート電極(45)に
隣接する部分には、不純物がドープされて成るソース領
域(28a) 、ドレイン領域(28b) が形成されている。そし
て、これらソース領域(28a) 、ドレイン領域(28b) は、
ゲート電極(45)に近接する低濃度ドープ領域(25a),(25
b) と、低濃度ドープ領域(25a),(25b) に接する高濃度
ドープ領域(23a),(23b) とを備えている。そして、ソー
ス領域(28a) およびドレイン領域(28b) は、アルミ（Ａ
ｌ）から成る金属配線(71a),(71b) によって外部に配線
されている。次に、本実施例における薄膜トランジスタ
(1) の製造方法について、図２を参照して説明する。
隣接する部分には、不純物がドープされて成るソース領
域(28a) 、ドレイン領域(28b) が形成されている。そし
て、これらソース領域(28a) 、ドレイン領域(28b) は、
ゲート電極(45)に近接する低濃度ドープ領域(25a),(25
b) と、低濃度ドープ領域(25a),(25b) に接する高濃度
ドープ領域(23a),(23b) とを備えている。そして、ソー
ス領域(28a) およびドレイン領域(28b) は、アルミ（Ａ
ｌ）から成る金属配線(71a),(71b) によって外部に配線
されている。次に、本実施例における薄膜トランジスタ
(1) の製造方法について、図２を参照して説明する。
【００２４】まず、基板として石英基板(11)を用い、こ
の基板(11)上に減圧ＣＶＤ法で１００（％）シランガス
を用いて圧力１（ｔｏｒｒ）、成膜温度５５０℃で非晶
質シリコン（ａ−Ｓｉ）膜を２０００オングストローム
の膜厚で堆積し、６００℃で固相成長を行い結晶粒径が
約２ミクロン程度の大粒径の多結晶シリコン膜(21)を得
た。多結晶シリコン膜(21)の結晶粒径としては、１〜５
ミクロン程度が好ましい特性が得られる。多結晶シリコ
ン膜(21)を得る方法としては種々の方法があるが、非晶
質シリコン（ａ−Ｓｉ）膜を固相成長させる方法が特に
好ましい。中でも減圧ＣＶＤ法により成膜される非晶質
シリコン（ａ−Ｓｉ）膜を固相成長させるものが特に好
ましく、粒子径の大きな多結晶シリコン膜(21)を得るこ
とができる。そして、図１中（ａ）に示すように、この
多結晶シリコン膜(21)を島状にエッチングし、熱酸化に
より膜厚が５００オングストロームの酸化シリコン（Ｓ
ｉＯ2 ）膜から成るゲート絶縁膜(31)を形成した。次
に、図２中（ｂ）に示すように、４０００オングストロ
ームの膜厚のゲート電極膜(41)の形成を行う。
の基板(11)上に減圧ＣＶＤ法で１００（％）シランガス
を用いて圧力１（ｔｏｒｒ）、成膜温度５５０℃で非晶
質シリコン（ａ−Ｓｉ）膜を２０００オングストローム
の膜厚で堆積し、６００℃で固相成長を行い結晶粒径が
約２ミクロン程度の大粒径の多結晶シリコン膜(21)を得
た。多結晶シリコン膜(21)の結晶粒径としては、１〜５
ミクロン程度が好ましい特性が得られる。多結晶シリコ
ン膜(21)を得る方法としては種々の方法があるが、非晶
質シリコン（ａ−Ｓｉ）膜を固相成長させる方法が特に
好ましい。中でも減圧ＣＶＤ法により成膜される非晶質
シリコン（ａ−Ｓｉ）膜を固相成長させるものが特に好
ましく、粒子径の大きな多結晶シリコン膜(21)を得るこ
とができる。そして、図１中（ａ）に示すように、この
多結晶シリコン膜(21)を島状にエッチングし、熱酸化に
より膜厚が５００オングストロームの酸化シリコン（Ｓ
ｉＯ2 ）膜から成るゲート絶縁膜(31)を形成した。次
に、図２中（ｂ）に示すように、４０００オングストロ
ームの膜厚のゲート電極膜(41)の形成を行う。
【００２５】そして、同図中（ｃ）に示すように、ゲー
ト電極膜(41)をパターニングするためのパターニング用
膜として、例えば、ゲート電極膜(41)上に塗布されたレ
ジストをパターニングして所定形状のレジスト・パター
ン(51)を用い、等方性エッチング法で、かつ、レジスト
・パターン(51)端下部のゲート電極膜(41)を、例えば片
側１ミクロン、オーバーエッチングしてゲート電極(45)
を形成する。このようにしてレジスト・パターン(51)よ
りも小さいゲート電極(45)を得た。尚、ゲート電極(45)
の大きさは、エッチング時間あるいは混合ガス比等で容
易に制御することができる。
ト電極膜(41)をパターニングするためのパターニング用
膜として、例えば、ゲート電極膜(41)上に塗布されたレ
ジストをパターニングして所定形状のレジスト・パター
ン(51)を用い、等方性エッチング法で、かつ、レジスト
・パターン(51)端下部のゲート電極膜(41)を、例えば片
側１ミクロン、オーバーエッチングしてゲート電極(45)
を形成する。このようにしてレジスト・パターン(51)よ
りも小さいゲート電極(45)を得た。尚、ゲート電極(45)
の大きさは、エッチング時間あるいは混合ガス比等で容
易に制御することができる。
【００２６】次に、同図中（ｄ）に示すように、レジス
ト・パターン(51)をマスクとして、Ａｓ+ イオンを５×
１０15（atoms/2 ）の濃度でイオン注入を行い、高濃度
ドープ領域(23a),(23b) を形成した。
ト・パターン(51)をマスクとして、Ａｓ+ イオンを５×
１０15（atoms/2 ）の濃度でイオン注入を行い、高濃度
ドープ領域(23a),(23b) を形成した。
【００２７】また、図中（ｅ）に示すように、レジスト
・パターン(51)を除去し、ゲート電極(45)をマスクとし
てセルフアラインでＡｓ+ イオンを１×１０12（atoms/
2 ）の濃度でイオン注入を行い、低濃度ドープ領域(25
a),(25b) を形成した。
・パターン(51)を除去し、ゲート電極(45)をマスクとし
てセルフアラインでＡｓ+ イオンを１×１０12（atoms/
2 ）の濃度でイオン注入を行い、低濃度ドープ領域(25
a),(25b) を形成した。
【００２８】そして、成膜条件として、成膜温度８３０
℃、１時間の減圧ＣＶＤ法により、高温酸化（ＨＴＯ：
High Temperature Oxide）膜を成膜して層間絶縁層(61)
を形成した後、図中（ｆ）に示すように層間絶縁層(61)
にコンタクトホール(63a),(63b) を形成する。尚、注入
イオンの活性化は、層間絶縁層(61)の製造工程で兼ねて
おり、同図中におけ高濃度ドープ領域(23a),(23b) 、低
濃度ドープ領域(25a),(25b) が得られる。
℃、１時間の減圧ＣＶＤ法により、高温酸化（ＨＴＯ：
High Temperature Oxide）膜を成膜して層間絶縁層(61)
を形成した後、図中（ｆ）に示すように層間絶縁層(61)
にコンタクトホール(63a),(63b) を形成する。尚、注入
イオンの活性化は、層間絶縁層(61)の製造工程で兼ねて
おり、同図中におけ高濃度ドープ領域(23a),(23b) 、低
濃度ドープ領域(25a),(25b) が得られる。
【００２９】そして、図２中（ｇ）に示すように、コン
タクトホール(63a),(63b) を介してドープ領域(28a),(2
8b) に接続される金属配線(71a),(71b) を形成して薄膜
トランジスタを構成した。
タクトホール(63a),(63b) を介してドープ領域(28a),(2
8b) に接続される金属配線(71a),(71b) を形成して薄膜
トランジスタを構成した。
【００３０】図３は、縦軸にドレイン電流（ＩD ）、横
軸にゲート電圧（ＶG ）をとり、ソース・ドレイン間の
電圧ＶSDを１０（Ｖ）とした時のｎチャンネル薄膜トラ
ンジスタの特性を示すもので、図中曲線（ａ）は本実施
例によるｎチャンネル薄膜トランジスタ、図中曲線
（ｂ）はＬＤＤ構造ではない従来のｎチャンネル薄膜ト
ランジスタの特性を示している。この図から、本実施例
のｎチャンネル薄膜トランジスタによれば、ゲート電圧
（ＶG ）が０（Ｖ）時のリーク電流、および逆バイアス
下でのリーク電流が非常に低減されていることがわか
る。
軸にゲート電圧（ＶG ）をとり、ソース・ドレイン間の
電圧ＶSDを１０（Ｖ）とした時のｎチャンネル薄膜トラ
ンジスタの特性を示すもので、図中曲線（ａ）は本実施
例によるｎチャンネル薄膜トランジスタ、図中曲線
（ｂ）はＬＤＤ構造ではない従来のｎチャンネル薄膜ト
ランジスタの特性を示している。この図から、本実施例
のｎチャンネル薄膜トランジスタによれば、ゲート電圧
（ＶG ）が０（Ｖ）時のリーク電流、および逆バイアス
下でのリーク電流が非常に低減されていることがわか
る。
【００３１】また、本実施例によれば、オーバーエッチ
ングによるゲート電極(45)とレジストパターン(51)との
大小関係を旨く利用するものであって、マスク等の位置
精度には全く起因することがなく、低濃度ドープ領域長
（ｄ）を制御することができる。尚、低濃度ドープ領域
長（ｄ）とは、図１に示すように、高濃度ドープ領域(2
3a),(23b) に重複しない低濃度ドープ領域(25a),(25b)
の長さを指すもので、低濃度ドープ領域(25a),(25b) の
長さとは異なる。
ングによるゲート電極(45)とレジストパターン(51)との
大小関係を旨く利用するものであって、マスク等の位置
精度には全く起因することがなく、低濃度ドープ領域長
（ｄ）を制御することができる。尚、低濃度ドープ領域
長（ｄ）とは、図１に示すように、高濃度ドープ領域(2
3a),(23b) に重複しない低濃度ドープ領域(25a),(25b)
の長さを指すもので、低濃度ドープ領域(25a),(25b) の
長さとは異なる。
【００３２】そして、本実施例によれば、低濃度ドープ
領域長（ｄ）はゲート電極膜(41)のオーバーエッチング
により、比較的自由に制御することができると共に、ゲ
ート絶縁膜(31)のみを介してイオン注入を行うため、拡
散係数の小さいＡｓ+ イオン、ＢＦ2 + イオン等が利用
できる。このため、低濃度ドープ領域長（ｄ）の制御は
一層容易である。
領域長（ｄ）はゲート電極膜(41)のオーバーエッチング
により、比較的自由に制御することができると共に、ゲ
ート絶縁膜(31)のみを介してイオン注入を行うため、拡
散係数の小さいＡｓ+ イオン、ＢＦ2 + イオン等が利用
できる。このため、低濃度ドープ領域長（ｄ）の制御は
一層容易である。
【００３３】上記した理由により、ゲート電極(45)両側
端に隣接する低濃度ドープ領域長（ｄ）の対称性を大面
積にわたり確保することができるため、大面積にわたっ
て特性の均一さが要求されるアクティブマトリクス型液
晶表示装置には最適である。次に、本発明の他の実施例
について図４を参照し、上述した実施例と同一符号を用
いて説明する。図４中（ａ）〜（ｃ）までは上述した実
施例と同様にして行い、ゲート電極(45)を所定形状にオ
ーバーエッチングする。
端に隣接する低濃度ドープ領域長（ｄ）の対称性を大面
積にわたり確保することができるため、大面積にわたっ
て特性の均一さが要求されるアクティブマトリクス型液
晶表示装置には最適である。次に、本発明の他の実施例
について図４を参照し、上述した実施例と同一符号を用
いて説明する。図４中（ａ）〜（ｃ）までは上述した実
施例と同様にして行い、ゲート電極(45)を所定形状にオ
ーバーエッチングする。
【００３４】この後、本実施例は、高濃度不純物注入に
おける注入イオンと低濃度不純物注入における注入イオ
ンとして、注入イオンの拡散係数の異なる不純物を注入
するものである。即ち、レジスト・パターン(51)とゲー
ト電極(45)との大きさの相違、および拡散係数の異なる
注入イオンを用いることにより、良好なＬＤＤ構造を形
成することができる。
おける注入イオンと低濃度不純物注入における注入イオ
ンとして、注入イオンの拡散係数の異なる不純物を注入
するものである。即ち、レジスト・パターン(51)とゲー
ト電極(45)との大きさの相違、および拡散係数の異なる
注入イオンを用いることにより、良好なＬＤＤ構造を形
成することができる。
【００３５】即ち、図２中（ｄ）に示すように、レジス
ト・パターン(51)をマスクとしてＡｓ+ イオンを注入し
て高濃度ドープ領域(23a),(23b) を形成する。そして、
レジスト・パターン(51)を剥離することなく、続いて図
２中（ｄ）に示すようにＰ+ イオンを用いて低濃度ドー
プ領域(25a),(25b) を形成する。
ト・パターン(51)をマスクとしてＡｓ+ イオンを注入し
て高濃度ドープ領域(23a),(23b) を形成する。そして、
レジスト・パターン(51)を剥離することなく、続いて図
２中（ｄ）に示すようにＰ+ イオンを用いて低濃度ドー
プ領域(25a),(25b) を形成する。
【００３６】この後、上述した実施例と同様に、レジス
ト・パターン(51)を剥離し、成膜温度８３０℃、１時間
で高温酸化（ＨＴＯ）膜を成膜して層間絶縁層(61)を形
成し、同図中（ｆ）に示すように層間絶縁層(61)にコン
タクトホール(63a),(63b) を形成する。
ト・パターン(51)を剥離し、成膜温度８３０℃、１時間
で高温酸化（ＨＴＯ）膜を成膜して層間絶縁層(61)を形
成し、同図中（ｆ）に示すように層間絶縁層(61)にコン
タクトホール(63a),(63b) を形成する。
【００３７】この層間絶縁層(61)の成膜条件下で注入イ
オンは活性化されるが、それぞれの注入イオンは拡散係
数が相違するため、同図中に示すようにゲート電極(45)
下への食い込み長はＡｓ+ イオンで０．４ミクロン、Ｐ
+ イオンで１．５ミクロンとなる。尚、Ｐチャネルトラ
ンジスタの場合は、高濃度ドープ領域(23a),(23b) を形
成するための注入イオンとしては、Ａｓ+ イオンのかわ
りに、例えばＢＦ2 + イオンが利用可能であり、また低
濃度ドープ領域(25a),(25b)を形成するための注入イオ
ンとしては、Ｐ+ イオンのかわりに、例えばＢ+ イオン
が利用可能である。
オンは活性化されるが、それぞれの注入イオンは拡散係
数が相違するため、同図中に示すようにゲート電極(45)
下への食い込み長はＡｓ+ イオンで０．４ミクロン、Ｐ
+ イオンで１．５ミクロンとなる。尚、Ｐチャネルトラ
ンジスタの場合は、高濃度ドープ領域(23a),(23b) を形
成するための注入イオンとしては、Ａｓ+ イオンのかわ
りに、例えばＢＦ2 + イオンが利用可能であり、また低
濃度ドープ領域(25a),(25b)を形成するための注入イオ
ンとしては、Ｐ+ イオンのかわりに、例えばＢ+ イオン
が利用可能である。
【００３８】そして、同図中（ｇ）に示すように、コン
タクトホール(63a),(63b) を介してドープ領域(28a),(2
8b) に接続される金属配線(71a),(71b) を形成して薄膜
トランジスタを構成した。
タクトホール(63a),(63b) を介してドープ領域(28a),(2
8b) に接続される金属配線(71a),(71b) を形成して薄膜
トランジスタを構成した。
【００３９】このように、本実施例の製造方法は、上述
した実施例に比べてイオン注入が連続して行えるため、
より効率的に製造することができる。また、マスクなど
を用いるのではなく、注入イオンの拡散係数の相違を利
用するために低濃度ドープ領域長（ｄ）の対称性も維持
される。
した実施例に比べてイオン注入が連続して行えるため、
より効率的に製造することができる。また、マスクなど
を用いるのではなく、注入イオンの拡散係数の相違を利
用するために低濃度ドープ領域長（ｄ）の対称性も維持
される。
【００４０】以上詳述したように、本実施例によれば、
簡単な製造工程で、しかも高精度な位置合わせの必要が
なく、ゲート電極両側端に隣接する低濃度ドープ領域長
の対称性を大面積にわたり確保することができる。従っ
て、特にアクティブマトリクス型液晶表示装置の各表示
画素のスイッチング素子、あるいは駆動回路素子などの
大面積におよぶものに最適である。
簡単な製造工程で、しかも高精度な位置合わせの必要が
なく、ゲート電極両側端に隣接する低濃度ドープ領域長
の対称性を大面積にわたり確保することができる。従っ
て、特にアクティブマトリクス型液晶表示装置の各表示
画素のスイッチング素子、あるいは駆動回路素子などの
大面積におよぶものに最適である。
【００４１】また、本発明によれば導電型の異なる薄膜
トランジスタ、即ち、ｐチャンネル薄膜トランジスタと
ｎチャンネル薄膜トランジスタとを同一基板上に形成す
ることも可能である。
トランジスタ、即ち、ｐチャンネル薄膜トランジスタと
ｎチャンネル薄膜トランジスタとを同一基板上に形成す
ることも可能である。
【００４２】まず、ゲート電極をパターニングするため
のパターニング用膜として、シリコン酸化膜等を用いて
ゲート電極をオーバーエッチングした後、レジスト・マ
スクを用いてｎチャンネル部とｐチャンネル部の所望の
箇所に拡散係数の異なる不純物をイオン注入し拡散させ
ることにより形成することができる。
のパターニング用膜として、シリコン酸化膜等を用いて
ゲート電極をオーバーエッチングした後、レジスト・マ
スクを用いてｎチャンネル部とｐチャンネル部の所望の
箇所に拡散係数の異なる不純物をイオン注入し拡散させ
ることにより形成することができる。
【００４３】ゲート電極をパターニングするためのパタ
ーニング用膜としては、レジストが有用であることは勿
論であるが、パターン精度等を考慮するとシリコン酸化
膜であっても良いことはいうまでもない。
ーニング用膜としては、レジストが有用であることは勿
論であるが、パターン精度等を考慮するとシリコン酸化
膜であっても良いことはいうまでもない。
【００４４】
【発明の効果】以上述べたように、本発明によれば、等
方性エッチングにより形成されるゲート電極パターニン
グ用のパターニング用膜とゲート電極の大小関係を旨く
利用し、これらの大小関係、あるいは注入イオンの拡散
係数の相違により低濃度ドープ領域長が決定されるた
め、ソース・ドレインの対称性に優れ、しかも大面積に
わたり均一なＬＤＤ構造の薄膜トランジスタを形成する
ことができる。
方性エッチングにより形成されるゲート電極パターニン
グ用のパターニング用膜とゲート電極の大小関係を旨く
利用し、これらの大小関係、あるいは注入イオンの拡散
係数の相違により低濃度ドープ領域長が決定されるた
め、ソース・ドレインの対称性に優れ、しかも大面積に
わたり均一なＬＤＤ構造の薄膜トランジスタを形成する
ことができる。
【図１】図１は、本発明の一実施例の薄膜トランジスタ
の概略断面図である。
の概略断面図である。
【図２】図２は、本発明の一実施例の薄膜トランジスタ
の製造方法を説明する製造プロセス図である。
の製造方法を説明する製造プロセス図である。
【図３】図３は、縦軸にドレイン電流（ＩD ）、横軸に
ゲート電圧（ＶG ）をとり、一実施例の薄膜トランジス
タの電流−電圧特性を示す図である。
ゲート電圧（ＶG ）をとり、一実施例の薄膜トランジス
タの電流−電圧特性を示す図である。
【図４】図４は、本発明の他の実施例の薄膜トランジス
タの製造方法を説明する製造プロセス図である。
タの製造方法を説明する製造プロセス図である。
【図５】図５は、従来の薄膜トランジスタの製造方法を
説明するための製造プロセス図である。
説明するための製造プロセス図である。
(1) …薄膜トランジスタ (11)…石英基板 (21)…多結晶シリコン膜 (45)…ゲート電極 (51)…レジスト・パターン
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｆ
Claims (3)
- 【請求項１】 基板上に多結晶シリコン膜および該多結
晶シリコン膜上に絶縁膜を設ける工程と、 前記絶縁膜上にゲート電極膜を設ける工程と、 前記ゲート電極膜上に前記ゲート電極膜をパターニング
するためのパターニング用膜を設ける工程と、 前記ゲート電極膜を等方性エッチング法で前記パターニ
ング用膜のパターンよりも小さくなるようにオーバーエ
ッチングしてゲート電極とする工程と、 前記島状多結晶シリコンに不純物を注入してソース領
域、ドレイン領域を形成する工程と、 前記ソース領域および前記ドレイン領域に接続される金
属配線膜を形成し加工する工程とを備えたことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】 請求項１記載の不純物を注入してソース
領域、ドレイン領域を形成する工程が、前記パターニン
グ用膜をマスクとして不純物を注入する工程と、前記パ
ターニング用膜を除去して不純物を注入する工程とから
成ることを特徴とした薄膜トランジスタの製造方法。 - 【請求項３】 請求項１記載の不純物を注入してソース
領域、ドレイン領域を形成する工程が、拡散係数の異な
る２種類の不純物を注入することを特徴とした薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337464A JPH05175230A (ja) | 1991-12-20 | 1991-12-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337464A JPH05175230A (ja) | 1991-12-20 | 1991-12-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175230A true JPH05175230A (ja) | 1993-07-13 |
Family
ID=18308891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337464A Pending JPH05175230A (ja) | 1991-12-20 | 1991-12-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175230A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| JPH07218932A (ja) * | 1993-09-20 | 1995-08-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2002208599A (ja) * | 2000-12-01 | 2002-07-26 | Pt Plus Ltd | 結晶質シリコン活性層を含む薄膜トランジスタの製造方法 |
| KR100697262B1 (ko) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
-
1991
- 1991-12-20 JP JP3337464A patent/JPH05175230A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07218932A (ja) * | 1993-09-20 | 1995-08-18 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6867431B2 (en) | 1993-09-20 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7381599B2 (en) | 1993-09-20 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7525158B2 (en) | 1993-09-20 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having pixel electrode and peripheral circuit |
| US7569856B2 (en) | 1993-09-20 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| KR100697262B1 (ko) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
| JP2002208599A (ja) * | 2000-12-01 | 2002-07-26 | Pt Plus Ltd | 結晶質シリコン活性層を含む薄膜トランジスタの製造方法 |
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