JPH04367266A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04367266A JPH04367266A JP3170677A JP17067791A JPH04367266A JP H04367266 A JPH04367266 A JP H04367266A JP 3170677 A JP3170677 A JP 3170677A JP 17067791 A JP17067791 A JP 17067791A JP H04367266 A JPH04367266 A JP H04367266A
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- JP
- Japan
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- mos transistor
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- electrode
- semiconductor integrated
- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 abstract description 17
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 abstract description 17
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構造の半導体
集積回路に利用する。特に、入力回路と出力回路および
半導体集積回路間の信号伝搬手段に関する。
集積回路に利用する。特に、入力回路と出力回路および
半導体集積回路間の信号伝搬手段に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ構造の半導体集積回路の
入力回路および出力回路を図２に示す。図２の出力回路
はＰチャネル型ＭＯＳトランジスタＭＰ２１、ＭＰ２２
とＮチャネル型ＭＯＳトランジスタＭＮ２１、ＭＮ２２
とにより構成されている２個の相補型インバータ回路を
直列接続した回路である。図２の入力回路はＰチャネル
型ＭＯＳトランジスタＭＰ２３、ＭＰ２４とＮチャネル
型ＭＯＳトランジスタＭＮ２３、ＭＮ２４とにより構成
されている２個の相補型インバータ回路を直列接続した
回路である。入力回路および出力回路は別々の半導体集
積回路に属し、出力端子ＯＤ２１と入力端子ＩＤ２２を
接続し、半導体集積回路間の信号伝搬を行っていた。
入力回路および出力回路を図２に示す。図２の出力回路
はＰチャネル型ＭＯＳトランジスタＭＰ２１、ＭＰ２２
とＮチャネル型ＭＯＳトランジスタＭＮ２１、ＭＮ２２
とにより構成されている２個の相補型インバータ回路を
直列接続した回路である。図２の入力回路はＰチャネル
型ＭＯＳトランジスタＭＰ２３、ＭＰ２４とＮチャネル
型ＭＯＳトランジスタＭＮ２３、ＭＮ２４とにより構成
されている２個の相補型インバータ回路を直列接続した
回路である。入力回路および出力回路は別々の半導体集
積回路に属し、出力端子ＯＤ２１と入力端子ＩＤ２２を
接続し、半導体集積回路間の信号伝搬を行っていた。
【０００３】
【発明が解決しようとする課題】従来のＣＭＯＳ構造の
半導体集積回路では、論理振幅がＧＮＤ電位から半導体
集積回路の電源電位までを必要としていたので、信号伝
搬遅延時間が大きくなる欠点がある。
半導体集積回路では、論理振幅がＧＮＤ電位から半導体
集積回路の電源電位までを必要としていたので、信号伝
搬遅延時間が大きくなる欠点がある。
【０００４】本発明は、このような欠点を除去するもの
で、入力回路と出力回路との間の信号伝搬が高速に行え
る半導体集積回路を提供することを目的とする。
で、入力回路と出力回路との間の信号伝搬が高速に行え
る半導体集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、第一の半導体
集積回路上に形成された入力回路および第二の半導体集
積回路上に形成された出力回路を備えたＣＭＯＳ構造の
半導体集積回路において、上記入力回路は、第一電源に
第一の電極が接続された第一の一方の極性のＭＯＳトラ
ンジスタおよび第二の一方の極性のＭＯＳトランジスタ
と、第二電源に制御電極が接続された第一の他方の極性
のＭＯＳトランジスタおよび第二の他方の極性のＭＯＳ
トランジスタと、第三電源に制御電極が接続された第三
の他方の極性のＭＯＳトランジスタとを備え、第一の入
力端子が上記第二の一方の極性のＭＯＳトランジスタの
制御電極と上記第一の他方の極性のＭＯＳトランジスタ
の第一の電極に接続され、上記第二の一方の極性のＭＯ
Ｓトランジスタの第二の電極が上記第二の他方の極性の
ＭＯＳトランジスタの第二の電極に接続され、上記第三
の他方の極性のＭＯＳトランジスタの第二の電極が上記
第一の一方の極性のＭＯＳトランジスタの制御電極と上
記第二の他方の極性のＭＯＳトランジスタの第一の電極
とに接続され、上記第一の一方の極性のＭＯＳトランジ
スタの第二の電極が上記第一の他方の極性のＭＯＳトラ
ンジスタの第二の電極に接続され、上記第三の他方の極
性のＭＯＳトランジスタの第一の電極が共通電位端子に
接続され、上記第一の一方の極性のＭＯＳトランジスタ
の第二の電極がインバータ回路の入力端子に接続され、
上記インバータ回路の出力端子が第一の出力端子に接続
されたことを特徴とする。ここで、上記出力回路は、第
一の電極が共通電位端子に接続され、制御電極が第二の
入力端子に接続され、第二の電極が第二の出力端子に接
続された第四の他方の極性のＭＯＳトランジスタを備え
、この第二の出力端子と上記第一の入力端子とを接続す
る経路が終端抵抗を介して第四電源に接続された構成で
あることが望ましい。また、上記第四電源が上記第一の
半導体集積回路から供給されても良い。
集積回路上に形成された入力回路および第二の半導体集
積回路上に形成された出力回路を備えたＣＭＯＳ構造の
半導体集積回路において、上記入力回路は、第一電源に
第一の電極が接続された第一の一方の極性のＭＯＳトラ
ンジスタおよび第二の一方の極性のＭＯＳトランジスタ
と、第二電源に制御電極が接続された第一の他方の極性
のＭＯＳトランジスタおよび第二の他方の極性のＭＯＳ
トランジスタと、第三電源に制御電極が接続された第三
の他方の極性のＭＯＳトランジスタとを備え、第一の入
力端子が上記第二の一方の極性のＭＯＳトランジスタの
制御電極と上記第一の他方の極性のＭＯＳトランジスタ
の第一の電極に接続され、上記第二の一方の極性のＭＯ
Ｓトランジスタの第二の電極が上記第二の他方の極性の
ＭＯＳトランジスタの第二の電極に接続され、上記第三
の他方の極性のＭＯＳトランジスタの第二の電極が上記
第一の一方の極性のＭＯＳトランジスタの制御電極と上
記第二の他方の極性のＭＯＳトランジスタの第一の電極
とに接続され、上記第一の一方の極性のＭＯＳトランジ
スタの第二の電極が上記第一の他方の極性のＭＯＳトラ
ンジスタの第二の電極に接続され、上記第三の他方の極
性のＭＯＳトランジスタの第一の電極が共通電位端子に
接続され、上記第一の一方の極性のＭＯＳトランジスタ
の第二の電極がインバータ回路の入力端子に接続され、
上記インバータ回路の出力端子が第一の出力端子に接続
されたことを特徴とする。ここで、上記出力回路は、第
一の電極が共通電位端子に接続され、制御電極が第二の
入力端子に接続され、第二の電極が第二の出力端子に接
続された第四の他方の極性のＭＯＳトランジスタを備え
、この第二の出力端子と上記第一の入力端子とを接続す
る経路が終端抵抗を介して第四電源に接続された構成で
あることが望ましい。また、上記第四電源が上記第一の
半導体集積回路から供給されても良い。
【０００６】
【作用】出力回路の伝搬信号の論理振幅を入力回路の第
二電源よりＮチャネル型ＭＯＳトランジスタのスレショ
ルド電圧だけ低くすることができるので、立ち上がりお
よび立ち下がり時間が短くなり、高速な信号伝搬が行え
る。
二電源よりＮチャネル型ＭＯＳトランジスタのスレショ
ルド電圧だけ低くすることができるので、立ち上がりお
よび立ち下がり時間が短くなり、高速な信号伝搬が行え
る。
【０００７】
【実施例】以下、本発明の一実施例について図１を参照
し説明する。この実施例は、図１に示すように、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１１、ＭＰ１２とＮチャ
ネル型トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３とで
入力回路を構成している。入力端子ＩＤ１１はＮチャネ
ル型ＭＯＳトランジスタＭＮ１１のソース電極とＰチャ
ネル型ＭＯＳトランジスタＭＰ１２のゲート電極に接続
され、Ｐチャネル型ＭＯＳトランジスタＭＰ１１とＰチ
ャネル型ＭＯＳトランジスタＭＰ１２とのソース電極は
第一電源に接続されている。Ｐチャネル型ＭＯＳトラン
ジスタＭＰ１１のドレイン電極はＮチャネル型ＭＯＳト
ランジスタＭＮ１１のドレイン電極とインバータ回路と
に接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ１２
のドレイン電極はＮチャネル型ＭＯＳトランジスタＭＮ
１２のドレイン電極に接続される。また、Ｎチャネル型
ＭＯＳトランジスタＭＮ１２のソース電極はＰチャネル
型ＭＯＳトランジスタＭＰ１１のゲート電極とＮチャネ
ル型ＭＯＳトランジスタＭＮ１３のドレイン電極とに接
続され、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のゲ
ート電極は第三電源に接続され、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１３のソース電極はＧＮＤ電位に接続さ
れる。そして、インバータ回路の出力端子が出力端子Ｏ
Ｄ１１に接続される。次に、図１のＮチャネル型ＭＯＳ
トランジスタＭＮ１４は出力回路を構成している。入力
端子ＩＤ１２はＮチャネル型ＭＯＳトランジスタＭＮ１
４のゲート電極に接続され、Ｎチャネル型ＭＯＳトラン
ジスタＭＮ１４のソース電極はＧＮＤ電位に接続され、
Ｎチャネル型トランジスタＭＮ１４のドレイン電極が出
力端子ＯＤ１２に接続される。第二の半導体集積回路の
出力端子ＯＤ１２と第一の半導体集積回路の入力端子Ｉ
Ｄ１１とを接続し、終端抵抗を用いて第四電源と終端す
る。
し説明する。この実施例は、図１に示すように、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１１、ＭＰ１２とＮチャ
ネル型トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３とで
入力回路を構成している。入力端子ＩＤ１１はＮチャネ
ル型ＭＯＳトランジスタＭＮ１１のソース電極とＰチャ
ネル型ＭＯＳトランジスタＭＰ１２のゲート電極に接続
され、Ｐチャネル型ＭＯＳトランジスタＭＰ１１とＰチ
ャネル型ＭＯＳトランジスタＭＰ１２とのソース電極は
第一電源に接続されている。Ｐチャネル型ＭＯＳトラン
ジスタＭＰ１１のドレイン電極はＮチャネル型ＭＯＳト
ランジスタＭＮ１１のドレイン電極とインバータ回路と
に接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ１２
のドレイン電極はＮチャネル型ＭＯＳトランジスタＭＮ
１２のドレイン電極に接続される。また、Ｎチャネル型
ＭＯＳトランジスタＭＮ１２のソース電極はＰチャネル
型ＭＯＳトランジスタＭＰ１１のゲート電極とＮチャネ
ル型ＭＯＳトランジスタＭＮ１３のドレイン電極とに接
続され、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のゲ
ート電極は第三電源に接続され、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１３のソース電極はＧＮＤ電位に接続さ
れる。そして、インバータ回路の出力端子が出力端子Ｏ
Ｄ１１に接続される。次に、図１のＮチャネル型ＭＯＳ
トランジスタＭＮ１４は出力回路を構成している。入力
端子ＩＤ１２はＮチャネル型ＭＯＳトランジスタＭＮ１
４のゲート電極に接続され、Ｎチャネル型ＭＯＳトラン
ジスタＭＮ１４のソース電極はＧＮＤ電位に接続され、
Ｎチャネル型トランジスタＭＮ１４のドレイン電極が出
力端子ＯＤ１２に接続される。第二の半導体集積回路の
出力端子ＯＤ１２と第一の半導体集積回路の入力端子Ｉ
Ｄ１１とを接続し、終端抵抗を用いて第四電源と終端す
る。
【０００８】すなわち、この実施例は、図１に示すよう
に、入力回路は、第一の半導体集積回路上に形成され、
第一電源にソース電極が接続されたＰチャネル型ＭＯＳ
トランジスタＭＰ１１およびＰチャネル型ＭＯＳトラン
ジスタＭＰ１２と、第二電源にゲート電極が接続された
Ｎチャネル型ＭＯＳトランジスタＭＮ１１およびＮチャ
ネル型ＭＯＳトランジスタＭＮ１２と、第三電源にゲー
ト電極が接続されたＮチャネル型ＭＯＳトランジスタＭ
Ｎ１３とを備え、入力端子ＩＤ１１がＰチャネル型ＭＯ
ＳトランジスタＭＰ１２のゲート電極とＮチャネル型Ｍ
ＯＳトランジスタＭＮ１１のソース電極に接続され、Ｐ
チャネル型ＭＯＳトランジスタＭＰ１２のドレイン電極
がＮチャネル型ＭＯＳトランジスタＭＮ１２のドレイン
電極に接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ
１３のドレイン電極がＰチャネル型ＭＯＳトランジスタ
ＭＰ１１のゲート電極とＮチャネル型ＭＯＳトランジス
タＭＮ１２のソース電極とに接続され、Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ１１のドレイン電極がＮチャネル
型ＭＯＳトランジスタＭＮ１１のドレイン電極に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のソース
電極が共通電位端子に接続され，Ｐチャネル型ＭＯＳト
ランジスタＭＰ１１のドレイン電極がインバータ回路の
入力端子に接続され、このインバータ回路の出力端子が
出力端子０Ｄ１１に接続される。また、出力回路は第二
の半導体集積回路上に形成され、ソース電極が共通電位
端子に接続され、ゲート電極が第二の入力端子に接続さ
れ、ドレイン電極が第二の出力端子に接続されたＮチャ
ネル型ＭＯＳトランジスタＭＮ１３を備え、この出力端
子０Ｄ１２と入力端子ＩＤ１１とを接続する経路が終端
抵抗を介して第四電源に接続される。ここで、第四電源
が上記第一の半導体集積回路から供給されても良い。
に、入力回路は、第一の半導体集積回路上に形成され、
第一電源にソース電極が接続されたＰチャネル型ＭＯＳ
トランジスタＭＰ１１およびＰチャネル型ＭＯＳトラン
ジスタＭＰ１２と、第二電源にゲート電極が接続された
Ｎチャネル型ＭＯＳトランジスタＭＮ１１およびＮチャ
ネル型ＭＯＳトランジスタＭＮ１２と、第三電源にゲー
ト電極が接続されたＮチャネル型ＭＯＳトランジスタＭ
Ｎ１３とを備え、入力端子ＩＤ１１がＰチャネル型ＭＯ
ＳトランジスタＭＰ１２のゲート電極とＮチャネル型Ｍ
ＯＳトランジスタＭＮ１１のソース電極に接続され、Ｐ
チャネル型ＭＯＳトランジスタＭＰ１２のドレイン電極
がＮチャネル型ＭＯＳトランジスタＭＮ１２のドレイン
電極に接続され、Ｎチャネル型ＭＯＳトランジスタＭＮ
１３のドレイン電極がＰチャネル型ＭＯＳトランジスタ
ＭＰ１１のゲート電極とＮチャネル型ＭＯＳトランジス
タＭＮ１２のソース電極とに接続され、Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ１１のドレイン電極がＮチャネル
型ＭＯＳトランジスタＭＮ１１のドレイン電極に接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のソース
電極が共通電位端子に接続され，Ｐチャネル型ＭＯＳト
ランジスタＭＰ１１のドレイン電極がインバータ回路の
入力端子に接続され、このインバータ回路の出力端子が
出力端子０Ｄ１１に接続される。また、出力回路は第二
の半導体集積回路上に形成され、ソース電極が共通電位
端子に接続され、ゲート電極が第二の入力端子に接続さ
れ、ドレイン電極が第二の出力端子に接続されたＮチャ
ネル型ＭＯＳトランジスタＭＮ１３を備え、この出力端
子０Ｄ１２と入力端子ＩＤ１１とを接続する経路が終端
抵抗を介して第四電源に接続される。ここで、第四電源
が上記第一の半導体集積回路から供給されても良い。
【０００９】次に、この実施例の動作について図１を参
照して説明する。例えば、第二電源は第二電源電位＝第
四電源電位＋Ｖｔｎ（Ｖｔｎ：Ｎチャネル型ＭＯＳトラ
ンジスタのスレショルド電圧）とする。また、第一電源
は第二電源より高い電位とする。入力端子ＩＤ１２に論
理レベル「１」が入力されると、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１４がオン状態になって出力回路の信号
電位はＧＮＤ電位まで下がる。Ｐチャネル型ＭＯＳトラ
ンジスタＭＰ１２のゲート電位を変化させる、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ１２のソースとドレインと
の間の電流が増加し、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１２のドレイン電圧が上昇する。Ｎチャネル型ＭＯ
ＳトランジスタＭＮ１２は常にオン状態であるので、Ｎ
チャネル型トランジスタＭＮ１２のソース電圧は上昇し
、Ｐチャネル型ＭＯＳトランジスタＭＰ１１は高抵抗状
態になり、Ｐチャネル型ＭＯＳトランジスタＭＰ１１の
ドレイン電圧はＧＮＤ電位に下降する。入力端子ＩＤ１
２に論理レベル「０」が入力されると、Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ１４が高抵抗状態になり、出力回
路の出力端子ＯＤ１２の電位は第四電源の電位まで上が
り、Ｎチャネル型ＭＯＳトランジスタＭＮ１１ソース電
極は第四電源の電位まで上がる。Ｐチャネル型ＭＯＳト
ランジスタＭＰ１２のドレイン電流は減少し、Ｐチャネ
ル型トランジスタＭＰ１２のドレイン電圧が下降し、Ｎ
チャネル型ＭＯＳトランジスタＭＮ１２は常にオン状態
であるので、Ｎチャネル型ＭＯＳトランジスタＭＮ１２
のドレイン電圧は下降し、Ｐチャネル型ＭＯＳトランジ
スタＭＰ１１は低抵抗状態になり、Ｐチャネル型ＭＯＳ
トランジスタＭＰ１１のドレイン電圧は上昇する。第１
Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレイン電
極はインバータ回路の入力に接続されているので、出力
端子ＯＤ１１に信号が伝搬される。
照して説明する。例えば、第二電源は第二電源電位＝第
四電源電位＋Ｖｔｎ（Ｖｔｎ：Ｎチャネル型ＭＯＳトラ
ンジスタのスレショルド電圧）とする。また、第一電源
は第二電源より高い電位とする。入力端子ＩＤ１２に論
理レベル「１」が入力されると、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１４がオン状態になって出力回路の信号
電位はＧＮＤ電位まで下がる。Ｐチャネル型ＭＯＳトラ
ンジスタＭＰ１２のゲート電位を変化させる、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ１２のソースとドレインと
の間の電流が増加し、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１２のドレイン電圧が上昇する。Ｎチャネル型ＭＯ
ＳトランジスタＭＮ１２は常にオン状態であるので、Ｎ
チャネル型トランジスタＭＮ１２のソース電圧は上昇し
、Ｐチャネル型ＭＯＳトランジスタＭＰ１１は高抵抗状
態になり、Ｐチャネル型ＭＯＳトランジスタＭＰ１１の
ドレイン電圧はＧＮＤ電位に下降する。入力端子ＩＤ１
２に論理レベル「０」が入力されると、Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ１４が高抵抗状態になり、出力回
路の出力端子ＯＤ１２の電位は第四電源の電位まで上が
り、Ｎチャネル型ＭＯＳトランジスタＭＮ１１ソース電
極は第四電源の電位まで上がる。Ｐチャネル型ＭＯＳト
ランジスタＭＰ１２のドレイン電流は減少し、Ｐチャネ
ル型トランジスタＭＰ１２のドレイン電圧が下降し、Ｎ
チャネル型ＭＯＳトランジスタＭＮ１２は常にオン状態
であるので、Ｎチャネル型ＭＯＳトランジスタＭＮ１２
のドレイン電圧は下降し、Ｐチャネル型ＭＯＳトランジ
スタＭＰ１１は低抵抗状態になり、Ｐチャネル型ＭＯＳ
トランジスタＭＰ１１のドレイン電圧は上昇する。第１
Ｐチャネル型ＭＯＳトランジスタＭＰ１１のドレイン電
極はインバータ回路の入力に接続されているので、出力
端子ＯＤ１１に信号が伝搬される。
【００１０】
【発明の効果】本発明は、以上説明したように、出力回
路の伝搬信号の論理振幅がＧＮＤ電位から第四電源電位
であるので、立ち上がり立ち下がり時間が短くなり、半
導体集積回路間を高速に信号伝搬することができる効果
がある。すなわち、本発明による入力回路と出力回路お
よび入力回路と出力回路の接続方法を用いることにより
高速な動作を行うことができる効果がある。
路の伝搬信号の論理振幅がＧＮＤ電位から第四電源電位
であるので、立ち上がり立ち下がり時間が短くなり、半
導体集積回路間を高速に信号伝搬することができる効果
がある。すなわち、本発明による入力回路と出力回路お
よび入力回路と出力回路の接続方法を用いることにより
高速な動作を行うことができる効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】従来例の構成を示すブロック構成図。
ＭＰ１１ Ｐチャネル型ＭＯＳトランジスタＭＰ１２
Ｐチャネル型ＭＯＳトランジスタＭＮ１１ Ｎチ
ャネル型ＭＯＳトランジスタＭＮ１２ Ｎチャネル型
ＭＯＳトランジスタＭＮ１３ Ｎチャネル型ＭＯＳト
ランジスタＭＮ１４ Ｎチャネル型ＭＯＳトランジス
タＩＤ１１ 入力端子 ＩＤ１２ 入力端子 ＯＤ１１ 出力端子 ＯＤ１２ 出力端子
Ｐチャネル型ＭＯＳトランジスタＭＮ１１ Ｎチ
ャネル型ＭＯＳトランジスタＭＮ１２ Ｎチャネル型
ＭＯＳトランジスタＭＮ１３ Ｎチャネル型ＭＯＳト
ランジスタＭＮ１４ Ｎチャネル型ＭＯＳトランジス
タＩＤ１１ 入力端子 ＩＤ１２ 入力端子 ＯＤ１１ 出力端子 ＯＤ１２ 出力端子
Claims (3)
- 【請求項１】 第一の半導体集積回路上に形成された
入力回路および第二の半導体集積回路上に形成された出
力回路を備えたＣＭＯＳ構造の半導体集積回路において
、上記入力回路は、第一電源に第一の電極が接続された
第一の一方の極性のＭＯＳトランジスタおよび第二の一
方の極性のＭＯＳトランジスタと、第二電源に制御電極
が接続された第一の他方の極性のＭＯＳトランジスタお
よび第二の他方の極性のＭＯＳトランジスタと、第三電
源に制御電極が接続された第三の他方の極性のＭＯＳト
ランジスタとを備え、第一の入力端子が上記第二の一方
の極性のＭＯＳトランジスタの制御電極と上記第一の他
方の極性のＭＯＳトランジスタの第一の電極に接続され
、上記第二の一方の極性のＭＯＳトランジスタの第二の
電極が上記第二の他方の極性のＭＯＳトランジスタの第
二の電極に接続され、上記第三の他方の極性のＭＯＳト
ランジスタの第二の電極が上記第一の一方の極性のＭＯ
Ｓトランジスタの制御電極と上記第二の他方の極性のＭ
ＯＳトランジスタの第一の電極とに接続され、上記第一
の一方の極性のＭＯＳトランジスタの第二の電極が上記
第一の他方の極性のＭＯＳトランジスタの第二の電極に
接続され、上記第三の他方の極性のＭＯＳトランジスタ
の第一の電極が共通電位端子に接続され、上記第一の一
方の極性のＭＯＳトランジスタの第二の電極がインバー
タ回路の入力端子に接続され、上記インバータ回路の出
力端子が第一の出力端子に接続されたことを特徴とする
半導体集積回路。 - 【請求項２】 上記出力回路は、第一の電極が共通電
位端子に接続され、制御電極が第二の入力端子に接続さ
れ、第二の電極が第二の出力端子に接続された第四の他
方の極性のＭＯＳトランジスタを備え、この第二の出力
端子と上記第一の入力端子とを接続する経路が終端抵抗
を介して第四電源に接続された請求項１記載の半導体集
積回路。 - 【請求項３】 上記第四電源が上記第一の半導体集積
回路から供給された請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170677A JPH04367266A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170677A JPH04367266A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367266A true JPH04367266A (ja) | 1992-12-18 |
Family
ID=15909345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170677A Pending JPH04367266A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098233A (ja) * | 1995-06-22 | 1997-01-10 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1991
- 1991-06-13 JP JP3170677A patent/JPH04367266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098233A (ja) * | 1995-06-22 | 1997-01-10 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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