JPH08316817A - 出力回路及び半導体装置 - Google Patents
出力回路及び半導体装置Info
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- JPH08316817A JPH08316817A JP7121757A JP12175795A JPH08316817A JP H08316817 A JPH08316817 A JP H08316817A JP 7121757 A JP7121757 A JP 7121757A JP 12175795 A JP12175795 A JP 12175795A JP H08316817 A JPH08316817 A JP H08316817A
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- 230000000630 rising effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 10
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- 230000010355 oscillation Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】動作の高速化を図ることができる出力回路を提
供することを目的とする。 【構成】半導体装置に設けられた出力回路３は、第１の
出力トランジスタＱ１、第２の出力トランジスタＱ２、
第３の出力トランジスタＱ３、及び出力タイミング制御
回路５により構成されている。第１，第２の出力トラン
ジスタＱ１，Ｑ２は高電位側電源ＶccとグランドＧＮＤ
との間に直列に接続され、第２の出力トランジスタＱ２
には第３の出力トランジスタＱ３が並列接続される。第
３の出力トランジスタＱ３にはグランドＧＮＤより低い
電圧の低電位側電源ＶBBが印加される。出力タイミング
制御回路５は、出力信号バーＤの立ち上がりに基づいて
第２の出力トランジスタＱ２をオンに制御した後、第２
の出力トランジスタＱ２を一定時間オフに制御するとと
もに第３の出力トランジスタを一定時間オンに制御す
る。
供することを目的とする。 【構成】半導体装置に設けられた出力回路３は、第１の
出力トランジスタＱ１、第２の出力トランジスタＱ２、
第３の出力トランジスタＱ３、及び出力タイミング制御
回路５により構成されている。第１，第２の出力トラン
ジスタＱ１，Ｑ２は高電位側電源ＶccとグランドＧＮＤ
との間に直列に接続され、第２の出力トランジスタＱ２
には第３の出力トランジスタＱ３が並列接続される。第
３の出力トランジスタＱ３にはグランドＧＮＤより低い
電圧の低電位側電源ＶBBが印加される。出力タイミング
制御回路５は、出力信号バーＤの立ち上がりに基づいて
第２の出力トランジスタＱ２をオンに制御した後、第２
の出力トランジスタＱ２を一定時間オフに制御するとと
もに第３の出力トランジスタを一定時間オンに制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路及びその出力
回路を備えた半導体装置に関するものである。
回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体装置には、図７に示すよう
な出力回路７１が複数設けられている。出力回路７１
は、例えばトーテムポール型のプッシュプル回路であっ
て、２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタという）よりなる出力トランジスタ７
２，７３により構成されている。両出力トランジスタ７
２，７３は高電位側電源ＶccとグランドＧＮＤとの間に
直列に接続されている。出力トランジスタ７２，７３の
ゲート端子には、図示しない内部回路から相補信号であ
る出力信号Ｄ，バーＤがそれぞれ入力されている。そし
て、出力トランジスタ７２，７３の間の接続点から出力
データＤout が半導体装置外部へ出力される。
な出力回路７１が複数設けられている。出力回路７１
は、例えばトーテムポール型のプッシュプル回路であっ
て、２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタという）よりなる出力トランジスタ７
２，７３により構成されている。両出力トランジスタ７
２，７３は高電位側電源ＶccとグランドＧＮＤとの間に
直列に接続されている。出力トランジスタ７２，７３の
ゲート端子には、図示しない内部回路から相補信号であ
る出力信号Ｄ，バーＤがそれぞれ入力されている。そし
て、出力トランジスタ７２，７３の間の接続点から出力
データＤout が半導体装置外部へ出力される。
【０００３】このように構成された出力回路７１では、
例えば出力信号ＤがＨレベル、出力信号バーＤがＬレベ
ルとなると、出力トランジスタ７２はオンされ、出力ト
ランジスタ７３はオフされて、出力データＤout はＨレ
ベルとなる。
例えば出力信号ＤがＨレベル、出力信号バーＤがＬレベ
ルとなると、出力トランジスタ７２はオンされ、出力ト
ランジスタ７３はオフされて、出力データＤout はＨレ
ベルとなる。
【０００４】一方、出力信号ＤがＬレベル、出力信号バ
ーＤがＨレベルとなると、出力トランジスタ７２はオフ
され、出力トランジスタ７３はオンされて、出力データ
Ｄout はＬレベルとなる。
ーＤがＨレベルとなると、出力トランジスタ７２はオフ
され、出力トランジスタ７３はオンされて、出力データ
Ｄout はＬレベルとなる。
【０００５】
【発明が解決しようとする課題】ところで、複数の出力
回路７１が同時にＬレベルを出力する場合、オンとなっ
た出力トランジスタ７３を介して半導体装置外部からグ
ランドＧＮＤに大電流が流れ込む場合がある。すると、
グランドＧＮＤの配線に寄生するレジスタンス、キャパ
シタンス、インダクタンスにより、図８に示すように、
出力回路７１近傍のグランドＧＮＤのレベルが上昇す
る。出力トランジスタ７３は、グランドＧＮＤのレベル
が上昇することにより出力トランジスタ７３のソース−
ドレイン間の電位差が縮小するので、駆動能力が劣化す
る。そのため、出力データＤout のレベルがＬレベルに
まで低下するのに時間がかかり、Ｌレベルを出力する動
作が遅くなるという問題がある。
回路７１が同時にＬレベルを出力する場合、オンとなっ
た出力トランジスタ７３を介して半導体装置外部からグ
ランドＧＮＤに大電流が流れ込む場合がある。すると、
グランドＧＮＤの配線に寄生するレジスタンス、キャパ
シタンス、インダクタンスにより、図８に示すように、
出力回路７１近傍のグランドＧＮＤのレベルが上昇す
る。出力トランジスタ７３は、グランドＧＮＤのレベル
が上昇することにより出力トランジスタ７３のソース−
ドレイン間の電位差が縮小するので、駆動能力が劣化す
る。そのため、出力データＤout のレベルがＬレベルに
まで低下するのに時間がかかり、Ｌレベルを出力する動
作が遅くなるという問題がある。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、動作の高速化を図るこ
とができる出力回路を提供することにある。また、その
ような出力回路を備えた半導体装置を提供することにあ
る。
れたものであって、その目的は、動作の高速化を図るこ
とができる出力回路を提供することにある。また、その
ような出力回路を備えた半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、グランドに接続された出力トランジスタと、グラン
ドより低い電圧が印加された出力トランジスタとを並列
に接続し、出力信号に応じて前記出力トランジスタを切
り替えるようにしたことを要旨とする。
は、グランドに接続された出力トランジスタと、グラン
ドより低い電圧が印加された出力トランジスタとを並列
に接続し、出力信号に応じて前記出力トランジスタを切
り替えるようにしたことを要旨とする。
【０００８】請求項２に記載の発明は、高電位側電源に
接続された出力トランジスタと、高電位側電源より高い
電圧が印加された出力トランジスタとを並列に接続し、
出力信号に応じて前記出力トランジスタを切り替えるよ
うにしたことを要旨とする。
接続された出力トランジスタと、高電位側電源より高い
電圧が印加された出力トランジスタとを並列に接続し、
出力信号に応じて前記出力トランジスタを切り替えるよ
うにしたことを要旨とする。
【０００９】請求項３に記載の発明は、高電位側電源側
に接続された第１の出力トランジスタと、グランド側に
接続された第２の出力トランジスタとを直列に接続し、
出力信号に基づいて第１，第２の出力トランジスタをオ
ンオフ制御してそれらの接続点から出力データを出力す
る出力回路において、前記第２の出力トランジスタに並
列に接続され、グランドより低い電圧が印加され、第２
の出力トランジスタがオンに制御された時に、一時的に
オンに制御される第３の出力トランジスタを備えたこと
を要旨とする。
に接続された第１の出力トランジスタと、グランド側に
接続された第２の出力トランジスタとを直列に接続し、
出力信号に基づいて第１，第２の出力トランジスタをオ
ンオフ制御してそれらの接続点から出力データを出力す
る出力回路において、前記第２の出力トランジスタに並
列に接続され、グランドより低い電圧が印加され、第２
の出力トランジスタがオンに制御された時に、一時的に
オンに制御される第３の出力トランジスタを備えたこと
を要旨とする。
【００１０】請求項４に記載の発明は、高電位側電源側
に接続された第１の出力トランジスタと、グランド側に
接続された第２の出力トランジスタとを直列に接続し、
その接続点から出力データを出力する出力回路におい
て、前記第２の出力トランジスタと並列に接続され、グ
ランドより低い電圧が印加された第３の出力トランジス
タと、第２，第３の出力トランジスタに接続され、出力
信号に基づいて第２の出力トランジスタをオンに制御し
た後、一定時間第２の出力トランジスタをオフに制御す
るとともに第３の出力トランジスタをオンに制御する出
力タイミング制御回路とを備えたことを要旨とする。
に接続された第１の出力トランジスタと、グランド側に
接続された第２の出力トランジスタとを直列に接続し、
その接続点から出力データを出力する出力回路におい
て、前記第２の出力トランジスタと並列に接続され、グ
ランドより低い電圧が印加された第３の出力トランジス
タと、第２，第３の出力トランジスタに接続され、出力
信号に基づいて第２の出力トランジスタをオンに制御し
た後、一定時間第２の出力トランジスタをオフに制御す
るとともに第３の出力トランジスタをオンに制御する出
力タイミング制御回路とを備えたことを要旨とする。
【００１１】請求項５に記載の発明は、複数の出力信号
を出力する内部回路と、グランドより低い電圧を生成す
る低電圧発生回路と、請求項３又は４に記載の出力回路
を複数備え、各出力回路は低電圧発生回路により生成さ
れた電圧を入力し、内部回路から出力される出力信号に
基づいて出力データをそれぞれ出力するようにしたこと
を要旨とする。
を出力する内部回路と、グランドより低い電圧を生成す
る低電圧発生回路と、請求項３又は４に記載の出力回路
を複数備え、各出力回路は低電圧発生回路により生成さ
れた電圧を入力し、内部回路から出力される出力信号に
基づいて出力データをそれぞれ出力するようにしたこと
を要旨とする。
【００１２】
【作用】従って、請求項１に記載の発明によれば、グラ
ンドに接続された出力トランジスタにはグランドより低
い電圧が印加された出力トランジスタが並列に接続さ
れ、出力信号に応じて前記出力トランジスタが切り替え
られる。
ンドに接続された出力トランジスタにはグランドより低
い電圧が印加された出力トランジスタが並列に接続さ
れ、出力信号に応じて前記出力トランジスタが切り替え
られる。
【００１３】請求項２に記載の発明によれば、高電位側
電源に接続された出力トランジスタには高電位側電源よ
り高い電圧が印加された出力トランジスタが並列に接続
され、出力信号に応じて前記出力トランジスタが切り替
えられる。
電源に接続された出力トランジスタには高電位側電源よ
り高い電圧が印加された出力トランジスタが並列に接続
され、出力信号に応じて前記出力トランジスタが切り替
えられる。
【００１４】請求項３に記載の発明によれば、グランド
側に接続された第２の出力トランジスタにはグランドよ
り低い電圧が印加された第３の出力トランジスタが並列
に接続される。その第３の出力トランジスタは、第２の
出力トランジスタがオンに制御された時に、一時的にオ
ンに制御される 請求項４に記載の発明によれば、グランド側に接続され
た第２の出力トランジスタにはグランドより低い電圧が
印加された第３の出力トランジスタが並列に接続され
る。第２，第３の出力トランジスタは、出力タイミング
制御回路によって、出力信号に基づいて第２の出力トラ
ンジスタがオンに制御された後、一定時間第２の出力ト
ランジスタがオフに制御されるとともに第３の出力トラ
ンジスタがオンに制御される。
側に接続された第２の出力トランジスタにはグランドよ
り低い電圧が印加された第３の出力トランジスタが並列
に接続される。その第３の出力トランジスタは、第２の
出力トランジスタがオンに制御された時に、一時的にオ
ンに制御される 請求項４に記載の発明によれば、グランド側に接続され
た第２の出力トランジスタにはグランドより低い電圧が
印加された第３の出力トランジスタが並列に接続され
る。第２，第３の出力トランジスタは、出力タイミング
制御回路によって、出力信号に基づいて第２の出力トラ
ンジスタがオンに制御された後、一定時間第２の出力ト
ランジスタがオフに制御されるとともに第３の出力トラ
ンジスタがオンに制御される。
【００１５】請求項６に記載の発明によれば、複数の出
力回路には、低電圧発生回路により発生されたグランド
より低い電圧が印加される。そして、各出力回路から、
内部回路からの出力信号に基づいて出力データがそれぞ
れ出力される。
力回路には、低電圧発生回路により発生されたグランド
より低い電圧が印加される。そして、各出力回路から、
内部回路からの出力信号に基づいて出力データがそれぞ
れ出力される。
【００１６】
【実施例】以下、本発明を具体化した一実施例を図１〜
図４に従って説明する。図４に示すように、半導体装置
１には、内部回路２、複数の出力回路３、及び内部低電
圧発生回路４が設けられている。半導体装置１は高電位
側電源Ｖccが供給され、グランドＧＮＤ（低電位側電源
であって、本実施例では０Ｖ）に接続されている。高電
位側電源Ｖccは各回路２〜４に駆動電源として供給され
るようになっている。
図４に従って説明する。図４に示すように、半導体装置
１には、内部回路２、複数の出力回路３、及び内部低電
圧発生回路４が設けられている。半導体装置１は高電位
側電源Ｖccが供給され、グランドＧＮＤ（低電位側電源
であって、本実施例では０Ｖ）に接続されている。高電
位側電源Ｖccは各回路２〜４に駆動電源として供給され
るようになっている。
【００１７】内部回路２は、ＣＰＵやメモリ等の回路で
あって、供給される高電位側電源Ｖccに基づいて動作
し、その動作結果に基づいて複数の出力データを出力す
るようになっている。内部回路２には、複数の出力回路
３が接続されている。内部回路２は、各出力回路３を介
して出力信号Ｄを出力データＤout として半導体装置１
外部へ出力するようになっている。
あって、供給される高電位側電源Ｖccに基づいて動作
し、その動作結果に基づいて複数の出力データを出力す
るようになっている。内部回路２には、複数の出力回路
３が接続されている。内部回路２は、各出力回路３を介
して出力信号Ｄを出力データＤout として半導体装置１
外部へ出力するようになっている。
【００１８】また、半導体装置１には、内部低電圧発生
回路４が設けられている。内部低電圧発生回路４は、グ
ランドより低い電圧の低電位側電源ＶBBを生成する回路
であって、本実施例では、半導体装置１の基板をグラン
ドＧＮＤより低い電圧にする基板バイアス発生回路であ
る。内部低電圧発生回路４により生成された低電位側電
源ＶBBは、半導体装置１の基板に印加されるとともに、
各出力回路３へ供給される。前記したように、各出力回
路３には、高電位側電源Ｖccが供給され、グランドＧＮ
Ｄに接続されている。各出力回路３は、供給される高電
位側電源Ｖccと低電位側電源ＶBB、及びグランドＧＮＤ
に基づいて、内部回路２から入力した出力信号Ｄに応じ
た出力データＤout を出力するようになっている。
回路４が設けられている。内部低電圧発生回路４は、グ
ランドより低い電圧の低電位側電源ＶBBを生成する回路
であって、本実施例では、半導体装置１の基板をグラン
ドＧＮＤより低い電圧にする基板バイアス発生回路であ
る。内部低電圧発生回路４により生成された低電位側電
源ＶBBは、半導体装置１の基板に印加されるとともに、
各出力回路３へ供給される。前記したように、各出力回
路３には、高電位側電源Ｖccが供給され、グランドＧＮ
Ｄに接続されている。各出力回路３は、供給される高電
位側電源Ｖccと低電位側電源ＶBB、及びグランドＧＮＤ
に基づいて、内部回路２から入力した出力信号Ｄに応じ
た出力データＤout を出力するようになっている。
【００１９】図１に示すように、各出力回路３は、第１
の出力トランジスタＱ１、第２の出力トランジスタＱ
２、第３の出力トランジスタＱ３、及び出力タイミング
制御回路５により構成されている。
の出力トランジスタＱ１、第２の出力トランジスタＱ
２、第３の出力トランジスタＱ３、及び出力タイミング
制御回路５により構成されている。
【００２０】第１〜第３の出力トランジスタＱ１〜Ｑ３
は、本実施例ではＮチャネルＭＯＳトランジスタであ
る。第１，第２の出力トランジスタＱ１，Ｑ２は高電位
側電源ＶccとグランドＧＮＤ間に直列に接続されてい
る。即ち、第１の出力トランジスタＱ１のドレインには
高電位側電源Ｖccが供給され、第１の出力トランジスタ
Ｑ１のソースは第２の出力トランジスタＱ２のドレイン
に接続され、第２の出力トランジスタＱ２のソースはグ
ランドＧＮＤに接続されている。
は、本実施例ではＮチャネルＭＯＳトランジスタであ
る。第１，第２の出力トランジスタＱ１，Ｑ２は高電位
側電源ＶccとグランドＧＮＤ間に直列に接続されてい
る。即ち、第１の出力トランジスタＱ１のドレインには
高電位側電源Ｖccが供給され、第１の出力トランジスタ
Ｑ１のソースは第２の出力トランジスタＱ２のドレイン
に接続され、第２の出力トランジスタＱ２のソースはグ
ランドＧＮＤに接続されている。
【００２１】第３の出力トランジスタＱ３は第２の出力
トランジスタＱ２と並列に接続されている。即ち、第３
の出力トランジスタＱ３のドレインは第２の出力トラン
ジスタＱ２のドレイン（第１の出力トランジスタＱ１の
ソース）に接続されている。第３の出力トランジスタＱ
３のソースには、低電位側電源ＶBBが印加されている。
低電位側電源ＶBBは、グランドＧＮＤの電位よりも低い
電位であって、内部低電圧発生回路４により生成され印
加されている。
トランジスタＱ２と並列に接続されている。即ち、第３
の出力トランジスタＱ３のドレインは第２の出力トラン
ジスタＱ２のドレイン（第１の出力トランジスタＱ１の
ソース）に接続されている。第３の出力トランジスタＱ
３のソースには、低電位側電源ＶBBが印加されている。
低電位側電源ＶBBは、グランドＧＮＤの電位よりも低い
電位であって、内部低電圧発生回路４により生成され印
加されている。
【００２２】第２，第３の出力トランジスタＱ２，Ｑ３
のゲートはそれぞれ出力タイミング制御回路５に接続さ
れている。出力タイミング制御回路５には出力信号Ｄと
相補な出力信号バーＤが入力されている。出力タイミン
グ制御回路５は、出力信号バーＤに基づいて制御信号Ｄ
１，Ｄ２を生成する。そして、出力タイミング制御回路
５は、生成した制御信号Ｄ１を第２の出力トランジスタ
Ｑ２のゲートへ、制御信号Ｄ２を第３の出力トランジス
タＱ３のゲートへ出力する。第２，第３の出力トランジ
スタＱ２，Ｑ３は、制御信号Ｄ１，Ｄ２に基づいてそれ
ぞれオンオフ制御されるようになっている。
のゲートはそれぞれ出力タイミング制御回路５に接続さ
れている。出力タイミング制御回路５には出力信号Ｄと
相補な出力信号バーＤが入力されている。出力タイミン
グ制御回路５は、出力信号バーＤに基づいて制御信号Ｄ
１，Ｄ２を生成する。そして、出力タイミング制御回路
５は、生成した制御信号Ｄ１を第２の出力トランジスタ
Ｑ２のゲートへ、制御信号Ｄ２を第３の出力トランジス
タＱ３のゲートへ出力する。第２，第３の出力トランジ
スタＱ２，Ｑ３は、制御信号Ｄ１，Ｄ２に基づいてそれ
ぞれオンオフ制御されるようになっている。
【００２３】図３に示すように、出力タイミング制御回
路５は、インバータ回路１１〜１４，１６，１９、ナン
ド回路１５、ノア回路１７，１８、ＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタという）２
０，２１、及びＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）２２，２３により構成さ
れている。
路５は、インバータ回路１１〜１４，１６，１９、ナン
ド回路１５、ノア回路１７，１８、ＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタという）２
０，２１、及びＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）２２，２３により構成さ
れている。
【００２４】出力タイミング制御回路５に入力された出
力信号バーＤは、インバータ回路１１により反転されイ
ンバータ回路１２に入力される。インバータ回路１２
は、入力した信号を反転し出力する。従って、インバー
タ回路１２は、出力信号バーＤがＬレベルからＨレベル
に立ち上がるとＨレベルとなり、出力信号バーＤがＨレ
ベルからＬレベルに立ち下がるとＬレベルとなる信号を
出力する。
力信号バーＤは、インバータ回路１１により反転されイ
ンバータ回路１２に入力される。インバータ回路１２
は、入力した信号を反転し出力する。従って、インバー
タ回路１２は、出力信号バーＤがＬレベルからＨレベル
に立ち上がるとＨレベルとなり、出力信号バーＤがＨレ
ベルからＬレベルに立ち下がるとＬレベルとなる信号を
出力する。
【００２５】インバータ回路１２の出力はインバータ回
路１３，１４により遅延され、ナンド回路１５の一方の
入力端子に入力される。ナンド回路１５の他方の入力端
子には、インバータ回路１２の出力が直接入力される。
ナンド回路１５は、出力信号バーＤがＬレベルからＨレ
ベルに立ち上がると、インバータ回路１３，１４により
決定される遅延時間だけ遅れてＨレベルからＬレベルに
立ち下がり、出力信号バーＤがＨレベルからＬレベルに
立ち下がると直ちにＬレベルからＨレベルに立ち上がる
信号を生成し出力する。
路１３，１４により遅延され、ナンド回路１５の一方の
入力端子に入力される。ナンド回路１５の他方の入力端
子には、インバータ回路１２の出力が直接入力される。
ナンド回路１５は、出力信号バーＤがＬレベルからＨレ
ベルに立ち上がると、インバータ回路１３，１４により
決定される遅延時間だけ遅れてＨレベルからＬレベルに
立ち下がり、出力信号バーＤがＨレベルからＬレベルに
立ち下がると直ちにＬレベルからＨレベルに立ち上がる
信号を生成し出力する。
【００２６】ナンド回路１５から出力される信号は、イ
ンバータ回路１６を介してインバータ回路１６により決
定される時間だけ遅延されるとともに反転されてノア回
路１７に入力されるとともに、直接ノア回路１７の一方
の入力端子に入力される。ノア回路１７の他方の入力端
子にはナンド回路１５の出力が直接入力される。従っ
て、ノア回路１７の出力は、ナンド回路１５から出力さ
れる信号がＨレベルからＬレベルに立ち下がってからイ
ンバータ回路１６によって決定される一定時間だけＨレ
ベルとなるパンショットパルス信号を生成し出力する。
ナンド回路１５から出力される信号は、出力信号バーＤ
がＬレベルからＨレベルに立ち上がった後、インバータ
回路１３，１４により決定される遅延時間だけ遅れてＨ
レベルからＬレベルに立ち下がる。従って、ノア回路１
７は、出力信号バーＤがＬレベルからＨレベルに立ち上
がってインバータ回路１３，１４により決定される遅延
時間経過した後、インバータ回路１６により決定される
一定時間だけＨレベルとなるワンショットパルス信号を
生成し、出力する。
ンバータ回路１６を介してインバータ回路１６により決
定される時間だけ遅延されるとともに反転されてノア回
路１７に入力されるとともに、直接ノア回路１７の一方
の入力端子に入力される。ノア回路１７の他方の入力端
子にはナンド回路１５の出力が直接入力される。従っ
て、ノア回路１７の出力は、ナンド回路１５から出力さ
れる信号がＨレベルからＬレベルに立ち下がってからイ
ンバータ回路１６によって決定される一定時間だけＨレ
ベルとなるパンショットパルス信号を生成し出力する。
ナンド回路１５から出力される信号は、出力信号バーＤ
がＬレベルからＨレベルに立ち上がった後、インバータ
回路１３，１４により決定される遅延時間だけ遅れてＨ
レベルからＬレベルに立ち下がる。従って、ノア回路１
７は、出力信号バーＤがＬレベルからＨレベルに立ち上
がってインバータ回路１３，１４により決定される遅延
時間経過した後、インバータ回路１６により決定される
一定時間だけＨレベルとなるワンショットパルス信号を
生成し、出力する。
【００２７】ノア回路１７から出力される信号は、ノア
回路１８に入力される。また、ノア回路１８は、インバ
ータ回路１１により反転された出力信号バーＤを入力し
ている。従って、図２に示すように、ノア回路１８は、
出力信号バーＤがＬレベルからＨレベルに立ち上がると
Ｈレベルとなり、インバータ回路１３，１４により決定
される遅延時間経過した後にインバータ回路１６により
決定される一定時間だけＬレベルとなる制御信号Ｄ１を
生成し、出力する。この制御信号Ｄ１は第２の出力トラ
ンジスタＱ２のゲートに入力される。第２の出力トラン
ジスタＱ２のソースはグランドＧＮＤに接続されてい
る。従って、第２の出力トランジスタＱ２は常にはオン
に制御され、出力信号バーＤがＬレベルからＨレベルに
立ち上がってインバータ回路１３，１４により決定され
る遅延時間経過した後、インバータ回路１６により決定
される一定時間だけオフに制御される。
回路１８に入力される。また、ノア回路１８は、インバ
ータ回路１１により反転された出力信号バーＤを入力し
ている。従って、図２に示すように、ノア回路１８は、
出力信号バーＤがＬレベルからＨレベルに立ち上がると
Ｈレベルとなり、インバータ回路１３，１４により決定
される遅延時間経過した後にインバータ回路１６により
決定される一定時間だけＬレベルとなる制御信号Ｄ１を
生成し、出力する。この制御信号Ｄ１は第２の出力トラ
ンジスタＱ２のゲートに入力される。第２の出力トラン
ジスタＱ２のソースはグランドＧＮＤに接続されてい
る。従って、第２の出力トランジスタＱ２は常にはオン
に制御され、出力信号バーＤがＬレベルからＨレベルに
立ち上がってインバータ回路１３，１４により決定され
る遅延時間経過した後、インバータ回路１６により決定
される一定時間だけオフに制御される。
【００２８】また、ノア回路１７から出力された信号
は、ＰＭＯＳトランジスタ２０のゲートに入力されると
ともに、インバータ回路１９を介して反転されてＰＭＯ
Ｓトランジスタ２１のゲートに入力される。ＰＭＯＳト
ランジスタ２０，２１のソースは高電位側電源Ｖccに接
続されている。ＰＭＯＳトランジスタ２０のドレインに
はＮＭＯＳトランジスタ２２のドレインが接続されてい
る。ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳ
トランジスタ２３のドレインが接続されている。ＮＭＯ
Ｓトランジスタ２２，２３のゲート端子は、互いに他の
ＮＭＯＳトランジスタ２２，２３のドレインに接続され
ている。ＮＭＯＳトランジスタ２２，２３のソースには
内部低電圧生成回路４が接続され、その内部低電圧生成
回路４から低電位側電源ＶBBが供給されている。そし
て、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２３との接続点が第３の出力トランジスタＱ３のゲート
に接続されている。
は、ＰＭＯＳトランジスタ２０のゲートに入力されると
ともに、インバータ回路１９を介して反転されてＰＭＯ
Ｓトランジスタ２１のゲートに入力される。ＰＭＯＳト
ランジスタ２０，２１のソースは高電位側電源Ｖccに接
続されている。ＰＭＯＳトランジスタ２０のドレインに
はＮＭＯＳトランジスタ２２のドレインが接続されてい
る。ＰＭＯＳトランジスタ２１のドレインにはＮＭＯＳ
トランジスタ２３のドレインが接続されている。ＮＭＯ
Ｓトランジスタ２２，２３のゲート端子は、互いに他の
ＮＭＯＳトランジスタ２２，２３のドレインに接続され
ている。ＮＭＯＳトランジスタ２２，２３のソースには
内部低電圧生成回路４が接続され、その内部低電圧生成
回路４から低電位側電源ＶBBが供給されている。そし
て、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２３との接続点が第３の出力トランジスタＱ３のゲート
に接続されている。
【００２９】ノア回路１７から出力される信号がＬレベ
ルの時、ＰＭＯＳトランジスタ２０のゲートにはＬレベ
ルの信号が入力され、ＰＭＯＳトランジスタ２１のゲー
トにはＨレベルの信号が入力される。その結果、ＰＭＯ
Ｓトランジスタ２０はオンとなり、ＰＭＯＳトランジス
タ２１はオフとなる。すると、高電位側電源Ｖccは、オ
ンとなったＰＭＯＳトランジスタ２０を介してＮＭＯＳ
トランジスタ２２のドレインとＮＭＯＳトランジスタ２
３のゲートに入力され、ＮＭＯＳトランジスタ２３がオ
ンとなる。そして、オンとなったＮＭＯＳトランジスタ
２３を介して低電位側電源ＶBBが制御信号Ｄ２として出
力される。
ルの時、ＰＭＯＳトランジスタ２０のゲートにはＬレベ
ルの信号が入力され、ＰＭＯＳトランジスタ２１のゲー
トにはＨレベルの信号が入力される。その結果、ＰＭＯ
Ｓトランジスタ２０はオンとなり、ＰＭＯＳトランジス
タ２１はオフとなる。すると、高電位側電源Ｖccは、オ
ンとなったＰＭＯＳトランジスタ２０を介してＮＭＯＳ
トランジスタ２２のドレインとＮＭＯＳトランジスタ２
３のゲートに入力され、ＮＭＯＳトランジスタ２３がオ
ンとなる。そして、オンとなったＮＭＯＳトランジスタ
２３を介して低電位側電源ＶBBが制御信号Ｄ２として出
力される。
【００３０】ノア回路１７から出力される信号がＨレベ
ルの時、ＰＭＯＳトランジスタ２０はそのゲートにＨレ
ベルの信号が入力されてオフとなり、ＰＭＯＳトランジ
スタ２１はそのゲートにＬレベルの信号が入力されてオ
ンとなる。すると、高電位側電源ＶccはオンとなったＰ
ＭＯＳトランジスタ２１を介してＮＭＯＳトランジスタ
２２のゲートに入力されるとともに、ＮＭＯＳトランジ
スタ２３のドレインに入力される。そのオンとなったＰ
ＭＯＳトランジスタ２１を介して高電位側電源Ｖccが制
御信号Ｄ２として出力される。
ルの時、ＰＭＯＳトランジスタ２０はそのゲートにＨレ
ベルの信号が入力されてオフとなり、ＰＭＯＳトランジ
スタ２１はそのゲートにＬレベルの信号が入力されてオ
ンとなる。すると、高電位側電源ＶccはオンとなったＰ
ＭＯＳトランジスタ２１を介してＮＭＯＳトランジスタ
２２のゲートに入力されるとともに、ＮＭＯＳトランジ
スタ２３のドレインに入力される。そのオンとなったＰ
ＭＯＳトランジスタ２１を介して高電位側電源Ｖccが制
御信号Ｄ２として出力される。
【００３１】そして、ノア回路１７から出力される信号
は、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけＨレベルとなる。従って、図２に示すよう
に、制御信号Ｄ２は、常には低電位側電源ＶBBであっ
て、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけ高電位側電源Ｖccとなる。この制御信号Ｄ２
は第３の出力トランジスタＱ３のゲートに入力される。
第３の出力トランジスタＱ３のソースには低電位側電源
ＶBBが印加されている。従って、第３の出力トランジス
タＱ３は常にはオフに制御され、出力信号バーＤがＬレ
ベルからＨレベルに立ち上がってインバータ回路１３，
１４により決定される遅延時間経過した後、インバータ
回路１６により決定される一定時間だけオンに制御され
る。
は、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけＨレベルとなる。従って、図２に示すよう
に、制御信号Ｄ２は、常には低電位側電源ＶBBであっ
て、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけ高電位側電源Ｖccとなる。この制御信号Ｄ２
は第３の出力トランジスタＱ３のゲートに入力される。
第３の出力トランジスタＱ３のソースには低電位側電源
ＶBBが印加されている。従って、第３の出力トランジス
タＱ３は常にはオフに制御され、出力信号バーＤがＬレ
ベルからＨレベルに立ち上がってインバータ回路１３，
１４により決定される遅延時間経過した後、インバータ
回路１６により決定される一定時間だけオンに制御され
る。
【００３２】このとき、第２の出力トランジスタＱ２は
インバータ回路１６により決定される時間だけＬレベル
に保持される制御信号Ｄ１によってオフとなっている。
従って、出力信号バーＤがＬレベルからＨレベルに立ち
上がると、先ず第２の出力トランジスタＱ２がオンさ
れ、次に第３の出力トランジスタＱ３がオンすると同時
に第２の出力トランジスタＱ２がオフされ、そして再び
第２の出力トランジスタＱ２がオンされる。そして、出
力信号バーＤがＨレベルの時に外部から流れ込む電流
は、第２の出力トランジスタＱ２を介してグランドＧＮ
Ｄの配線、又は第３の出力トランジスタＱ３を介して低
電位側電源ＶBBの配線に流れ込むようになっている。
インバータ回路１６により決定される時間だけＬレベル
に保持される制御信号Ｄ１によってオフとなっている。
従って、出力信号バーＤがＬレベルからＨレベルに立ち
上がると、先ず第２の出力トランジスタＱ２がオンさ
れ、次に第３の出力トランジスタＱ３がオンすると同時
に第２の出力トランジスタＱ２がオフされ、そして再び
第２の出力トランジスタＱ２がオンされる。そして、出
力信号バーＤがＨレベルの時に外部から流れ込む電流
は、第２の出力トランジスタＱ２を介してグランドＧＮ
Ｄの配線、又は第３の出力トランジスタＱ３を介して低
電位側電源ＶBBの配線に流れ込むようになっている。
【００３３】次に、内部低電圧発生回路４について説明
する。図３に示すように、内部低電圧発生回路４は、発
振回路部３１、信号生成回路部３２、コンデンサ３３，
３４、及びＰＭＯＳトランジスタ３５〜３８により構成
されている。発振回路部３１は、ナンド回路４１及びイ
ンバータ回路４２，４３により構成されている。信号生
成回路部３２はインバータ回路４４，４５，４８、ノア
回路４６、及びナンド回路４７により構成されている。
する。図３に示すように、内部低電圧発生回路４は、発
振回路部３１、信号生成回路部３２、コンデンサ３３，
３４、及びＰＭＯＳトランジスタ３５〜３８により構成
されている。発振回路部３１は、ナンド回路４１及びイ
ンバータ回路４２，４３により構成されている。信号生
成回路部３２はインバータ回路４４，４５，４８、ノア
回路４６、及びナンド回路４７により構成されている。
【００３４】内部低電圧発生回路４には、内部回路２か
らの制御信号ＮＥＧを入力し、基板（図３においてコン
デンサＣの電極として図示する）の電荷をグランドＧＮ
Ｄへ汲み上げ、基板をグランドＧＮＤの電位より低い電
位の低電位側電源ＶBBとするようになっている。制御信
号ＮＥＧは、本実施例では半導体装置１の駆動電源であ
る高電位側電源Ｖccが供給されるとＨレベルとなる信号
である。内部低電圧発生回路４は、入力した制御信号Ｎ
ＥＧに基づいて、チャージポンピングの原理によって、
グランドＧＮＤの電位より低い電位の低電位側電源ＶBB
を生成するようになっている。
らの制御信号ＮＥＧを入力し、基板（図３においてコン
デンサＣの電極として図示する）の電荷をグランドＧＮ
Ｄへ汲み上げ、基板をグランドＧＮＤの電位より低い電
位の低電位側電源ＶBBとするようになっている。制御信
号ＮＥＧは、本実施例では半導体装置１の駆動電源であ
る高電位側電源Ｖccが供給されるとＨレベルとなる信号
である。内部低電圧発生回路４は、入力した制御信号Ｎ
ＥＧに基づいて、チャージポンピングの原理によって、
グランドＧＮＤの電位より低い電位の低電位側電源ＶBB
を生成するようになっている。
【００３５】即ち、発振回路部３１は、入力した制御信
号ＮＥＧに基づいてインバータ回路４２，４３の遅延時
間により決定される周波数のパルス信号を生成する。信
号生成回路部３２は、発振回路部３１により生成された
パルス信号に基づいて互いに相補な信号を生成する。そ
の相補な信号によりＰＭＯＳトランジスタ３５〜３８を
駆動制御することにより、コンデンサＣ（基板）の電荷
をグランドＧＮＤへ汲み上げて、グランドＧＮＤの電位
より低い電位の低電位側電源ＶBBを生成する。そして、
内部低電圧発生回路４は、その生成した低電位側電源Ｖ
BBを第３の出力トランジスタＱ３のソース、及び出力タ
イミング制御回路５のＮＭＯＳトランジスタ２２，２３
のソースに供給するようになっている。
号ＮＥＧに基づいてインバータ回路４２，４３の遅延時
間により決定される周波数のパルス信号を生成する。信
号生成回路部３２は、発振回路部３１により生成された
パルス信号に基づいて互いに相補な信号を生成する。そ
の相補な信号によりＰＭＯＳトランジスタ３５〜３８を
駆動制御することにより、コンデンサＣ（基板）の電荷
をグランドＧＮＤへ汲み上げて、グランドＧＮＤの電位
より低い電位の低電位側電源ＶBBを生成する。そして、
内部低電圧発生回路４は、その生成した低電位側電源Ｖ
BBを第３の出力トランジスタＱ３のソース、及び出力タ
イミング制御回路５のＮＭＯＳトランジスタ２２，２３
のソースに供給するようになっている。
【００３６】次に、上記のように構成された半導体装置
１の作用を説明する。内部回路２からの出力信号ＤがＨ
レベル、出力信号バーＤがＬレベルの場合、Ｈレベルの
出力信号Ｄにより第１の出力トランジスタＱ１はオンと
なる。内部タイミング制御回路５は、Ｌレベルの制御信
号バーＤを入力し、第２の出力トランジスタＱ２のゲー
トにＬレベルの制御信号Ｄ１を出力する。また、出力タ
イミング制御回路５は、第３の出力トランジスタＱ３の
ゲートに低電位側電源ＶBBを出力する。その結果、第
２、第３の出力トランジスタＱ２，Ｑ３は共にオフとな
る。そして、ノードＮ１には第１の出力トランジスタＱ
１を介して高電位側電源Ｖccが供給され、出力データＤ
out はＨレベルとなる。
１の作用を説明する。内部回路２からの出力信号ＤがＨ
レベル、出力信号バーＤがＬレベルの場合、Ｈレベルの
出力信号Ｄにより第１の出力トランジスタＱ１はオンと
なる。内部タイミング制御回路５は、Ｌレベルの制御信
号バーＤを入力し、第２の出力トランジスタＱ２のゲー
トにＬレベルの制御信号Ｄ１を出力する。また、出力タ
イミング制御回路５は、第３の出力トランジスタＱ３の
ゲートに低電位側電源ＶBBを出力する。その結果、第
２、第３の出力トランジスタＱ２，Ｑ３は共にオフとな
る。そして、ノードＮ１には第１の出力トランジスタＱ
１を介して高電位側電源Ｖccが供給され、出力データＤ
out はＨレベルとなる。
【００３７】次に、内部回路２からの出力信号ＤがＨレ
ベルからＬレベル、出力出力信号バーＤがＬレベルから
Ｈレベルになると、Ｌレベルの出力信号Ｄにより第１の
出力トランジスタＱ１はオフとなる。出力タイミング制
御回路５は、出力信号バーＤがＬレベルからＨレベルに
立ち上がると、第２の出力トランジスタＱ２にＨレベル
の制御信号Ｄ１を出力する。また、出力タイミング制御
回路５は、第３の出力トランジスタＱ３のゲートに低電
位側電源ＶBBを出力する。その結果、第２の出力トラン
ジスタＱ２はオン、第３の出力トランジスタＱ３はオフ
となる。そして、ノードＮ１は第２の出力トランジスタ
Ｑ２を介してグランドＧＮＤに接続され、Ｌレベルの出
力データＤout が出力される。そして、外部から流れ込
む電流は、第２の出力トランジスタＱ２を介してグラン
ドＧＮＤの配線に流れ込む。
ベルからＬレベル、出力出力信号バーＤがＬレベルから
Ｈレベルになると、Ｌレベルの出力信号Ｄにより第１の
出力トランジスタＱ１はオフとなる。出力タイミング制
御回路５は、出力信号バーＤがＬレベルからＨレベルに
立ち上がると、第２の出力トランジスタＱ２にＨレベル
の制御信号Ｄ１を出力する。また、出力タイミング制御
回路５は、第３の出力トランジスタＱ３のゲートに低電
位側電源ＶBBを出力する。その結果、第２の出力トラン
ジスタＱ２はオン、第３の出力トランジスタＱ３はオフ
となる。そして、ノードＮ１は第２の出力トランジスタ
Ｑ２を介してグランドＧＮＤに接続され、Ｌレベルの出
力データＤout が出力される。そして、外部から流れ込
む電流は、第２の出力トランジスタＱ２を介してグラン
ドＧＮＤの配線に流れ込む。
【００３８】次に、出力タイミング制御回路５は、一定
時間だけＬレベルとなる制御信号Ｄ１を出力して第２の
出力トランジスタＱ２をオフに制御するとともに、一定
時間だけ第３の出力トランジスタＱ３のゲートに高電位
側電源Ｖccを出力して該トランジスタＱ３をオンに制御
する。すると、外部から流れ込む電流は、第３の出力ト
ランジスタＱ３を介してノードＮ２に流れ込む。
時間だけＬレベルとなる制御信号Ｄ１を出力して第２の
出力トランジスタＱ２をオフに制御するとともに、一定
時間だけ第３の出力トランジスタＱ３のゲートに高電位
側電源Ｖccを出力して該トランジスタＱ３をオンに制御
する。すると、外部から流れ込む電流は、第３の出力ト
ランジスタＱ３を介してノードＮ２に流れ込む。
【００３９】更に次に、内部タイミング制御回路５は、
Ｈレベルの制御信号Ｄ１を出力して第２の出力トランジ
スタＱ２をオンに制御するとともに、第３の出力トラン
ジスタＱ３のゲートに低電位側電源ＶBBを出力して該ト
ランジスタＱ３をオフに制御する。
Ｈレベルの制御信号Ｄ１を出力して第２の出力トランジ
スタＱ２をオンに制御するとともに、第３の出力トラン
ジスタＱ３のゲートに低電位側電源ＶBBを出力して該ト
ランジスタＱ３をオフに制御する。
【００４０】内部回路２から出力される出力信号バーＤ
が同時にＬレベルからＨレベル（出力信号Ｄが同時にＨ
レベルからＬレベル）になると、その出力信号バーＤに
基づいて各出力回路３に設けられた第２の出力トランジ
スタＱ２が同時にオンになる。すると、その第２の出力
トランジスタＱ２を介して半導体装置１外部からグラン
ドＧＮＤの配線に大電流が流れ込む。その結果、従来と
同様に、グランドＧＮＤの配線に寄生するレジスタン
ス、キャパシタンス、インダクタンスにより、図２に示
すように、出力回路３近傍のグランドＧＮＤのレベルが
上昇する。第２の出力トランジスタＱ２のゲートにはＨ
レベルの制御信号Ｄ１が入力されているので、グランド
ＧＮＤのレベル、即ちソースの電位が上昇すると、ソー
ス−ドレイン間の電位差が縮小するので、第２の出力ト
ランジスタＱ２の駆動能力が低下する。
が同時にＬレベルからＨレベル（出力信号Ｄが同時にＨ
レベルからＬレベル）になると、その出力信号バーＤに
基づいて各出力回路３に設けられた第２の出力トランジ
スタＱ２が同時にオンになる。すると、その第２の出力
トランジスタＱ２を介して半導体装置１外部からグラン
ドＧＮＤの配線に大電流が流れ込む。その結果、従来と
同様に、グランドＧＮＤの配線に寄生するレジスタン
ス、キャパシタンス、インダクタンスにより、図２に示
すように、出力回路３近傍のグランドＧＮＤのレベルが
上昇する。第２の出力トランジスタＱ２のゲートにはＨ
レベルの制御信号Ｄ１が入力されているので、グランド
ＧＮＤのレベル、即ちソースの電位が上昇すると、ソー
ス−ドレイン間の電位差が縮小するので、第２の出力ト
ランジスタＱ２の駆動能力が低下する。
【００４１】次に、内部タイミング制御回路５は、一定
時間だけＬレベルとなる制御信号Ｄ１を出力して第２の
出力トランジスタＱ２をオフに制御するとともに、一定
時間だけＨレベルとなる制御信号Ｄ２を出力して第３の
出力トランジスタＱ３をオンに制御する。すると、外部
から流れ込む電流は、第３の出力トランジスタＱ３を介
してノードＮ２に流れ込む。
時間だけＬレベルとなる制御信号Ｄ１を出力して第２の
出力トランジスタＱ２をオフに制御するとともに、一定
時間だけＨレベルとなる制御信号Ｄ２を出力して第３の
出力トランジスタＱ３をオンに制御する。すると、外部
から流れ込む電流は、第３の出力トランジスタＱ３を介
してノードＮ２に流れ込む。
【００４２】ノードＮ２は、内部低電圧発生回路４に接
続され、低電位側電源ＶBBとなっている。従って、半導
体装置外部から流れ込む電流によりノードＮ２のレベル
が上昇しても、第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が大きいので、その駆動能力は低下
しない。そのため、出力データＤout のレベルがＬレベ
ルにまで低下する時間は、従来に比べて短くなる。その
結果、出力回路３がＬレベルを出力する動作を従来に比
べて早くすることができる。
続され、低電位側電源ＶBBとなっている。従って、半導
体装置外部から流れ込む電流によりノードＮ２のレベル
が上昇しても、第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が大きいので、その駆動能力は低下
しない。そのため、出力データＤout のレベルがＬレベ
ルにまで低下する時間は、従来に比べて短くなる。その
結果、出力回路３がＬレベルを出力する動作を従来に比
べて早くすることができる。
【００４３】尚、第３の出力トランジスタＱ３をオンに
制御した時に第２の出力トランジスタＱ２をオフに制御
するのは、第３の出力トランジスタＱ３の駆動時に第２
の出力トランジスタＱ２が負荷となるのを防ぐためであ
る。即ち、第２の出力トランジスタＱ２のソースはグラ
ンドＧＮＤに接続されている。従って、グランドＧＮＤ
から第２，第３の出力トランジスタＱ２，Ｑ３を介して
ノードＮ２に電流が流れることになり、ノードＮ２のレ
ベルが上昇して第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が縮小して駆動能力が低下する虞れ
がある。そのため、第３の出力トランジスタＱ３をオン
に制御する間、第２の出力トランジスタＱ２をオフに制
御して第３の出力トランジスタＱ３の駆動能力の低下を
防止するようになっている。
制御した時に第２の出力トランジスタＱ２をオフに制御
するのは、第３の出力トランジスタＱ３の駆動時に第２
の出力トランジスタＱ２が負荷となるのを防ぐためであ
る。即ち、第２の出力トランジスタＱ２のソースはグラ
ンドＧＮＤに接続されている。従って、グランドＧＮＤ
から第２，第３の出力トランジスタＱ２，Ｑ３を介して
ノードＮ２に電流が流れることになり、ノードＮ２のレ
ベルが上昇して第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が縮小して駆動能力が低下する虞れ
がある。そのため、第３の出力トランジスタＱ３をオン
に制御する間、第２の出力トランジスタＱ２をオフに制
御して第３の出力トランジスタＱ３の駆動能力の低下を
防止するようになっている。
【００４４】以上記述したように、本実施例によれば、
半導体装置１に設けられた出力回路３は、第１の出力ト
ランジスタＱ１、第２の出力トランジスタＱ２、第３の
出力トランジスタＱ３、及び出力タイミング制御回路５
により構成されている。第１，第２の出力トランジスタ
Ｑ１，Ｑ２は高電位側電源ＶccとグランドＧＮＤとの間
に直列に接続され、第２の出力トランジスタＱ２には第
３の出力トランジスタＱ３が並列接続される。第３の出
力トランジスタＱ３には内部低電圧発生回路４で生成さ
れたグランドＧＮＤより低い電圧の低電位側電源ＶBBが
印加される。第２，第３の出力トランジスタＱ２，Ｑ３
のゲートは出力タイミング制御回路５に接続され、第３
の出力トランジスタＱ３は、制御信号Ｄ２に基づいて、
第２の出力トランジスタＱ２がオフに制御される間だけ
オンに制御されるようにした。出力信号バーＤがＨレベ
ルのときに半導体装置１外部から流れ込む電流は、第３
の出力トランジスタＱ３がオンに制御されている間その
第３の出力トランジスタＱ３を介して低電位側電源ＶBB
が印加されるノードＮ２に流れ込み、ノードＮ２のレベ
ルが上昇する。第３の出力トランジスタＱ３のゲートに
は高電位側電源Ｖccが印加されている。従って、半導体
装置１外部から流れ込む電流によりノードＮ２のレベル
が上昇しても、第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が大きいので、その駆動能力は低下
しない。そのため、出力データＤoutのレベルがＬレベ
ルにまで低下する時間は、従来に比べて短くなる。その
結果、出力回路３がＬレベルを出力する動作を従来に比
べて早くすることができる。
半導体装置１に設けられた出力回路３は、第１の出力ト
ランジスタＱ１、第２の出力トランジスタＱ２、第３の
出力トランジスタＱ３、及び出力タイミング制御回路５
により構成されている。第１，第２の出力トランジスタ
Ｑ１，Ｑ２は高電位側電源ＶccとグランドＧＮＤとの間
に直列に接続され、第２の出力トランジスタＱ２には第
３の出力トランジスタＱ３が並列接続される。第３の出
力トランジスタＱ３には内部低電圧発生回路４で生成さ
れたグランドＧＮＤより低い電圧の低電位側電源ＶBBが
印加される。第２，第３の出力トランジスタＱ２，Ｑ３
のゲートは出力タイミング制御回路５に接続され、第３
の出力トランジスタＱ３は、制御信号Ｄ２に基づいて、
第２の出力トランジスタＱ２がオフに制御される間だけ
オンに制御されるようにした。出力信号バーＤがＨレベ
ルのときに半導体装置１外部から流れ込む電流は、第３
の出力トランジスタＱ３がオンに制御されている間その
第３の出力トランジスタＱ３を介して低電位側電源ＶBB
が印加されるノードＮ２に流れ込み、ノードＮ２のレベ
ルが上昇する。第３の出力トランジスタＱ３のゲートに
は高電位側電源Ｖccが印加されている。従って、半導体
装置１外部から流れ込む電流によりノードＮ２のレベル
が上昇しても、第３の出力トランジスタＱ３のソース−
ドレイン間の電位差が大きいので、その駆動能力は低下
しない。そのため、出力データＤoutのレベルがＬレベ
ルにまで低下する時間は、従来に比べて短くなる。その
結果、出力回路３がＬレベルを出力する動作を従来に比
べて早くすることができる。
【００４５】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例において、内部低電圧発生回路４を各出
力回路３それぞれに設け、内部低電圧発生回路４から各
出力回路３を構成する第３の出力トランジスタＱ３及び
出力タイミング制御回路５に低電位側電源ＶBBをそれぞ
れ供給するようにする。この構成によると、半導体装置
１の面積が大きくなるものの、低電位側電源ＶBBを出力
回路３へ安定して供給することが可能となる。
ではなく、以下のように実施してもよい。 １）上記実施例において、内部低電圧発生回路４を各出
力回路３それぞれに設け、内部低電圧発生回路４から各
出力回路３を構成する第３の出力トランジスタＱ３及び
出力タイミング制御回路５に低電位側電源ＶBBをそれぞ
れ供給するようにする。この構成によると、半導体装置
１の面積が大きくなるものの、低電位側電源ＶBBを出力
回路３へ安定して供給することが可能となる。
【００４６】２）上記実施例において、出力信号バーＤ
の立ち上がりに基づいて、第３の出力トランジスタＱ３
を一定期間オンに制御した後、第３の出力トランジスタ
Ｑ３をオフに制御するとともに第２の出力トランジスタ
Ｑ２をオンに制御するようにする。この構成によると、
ＨレベルであるノードＮ１の電位を低電位側電源ＶBBに
引き下げるため、内部低電圧発生回路４の能力を大きく
する必要があるものの、上記実施例に比べて早く出力デ
ータＤout をＬレベルにすることが可能となる。
の立ち上がりに基づいて、第３の出力トランジスタＱ３
を一定期間オンに制御した後、第３の出力トランジスタ
Ｑ３をオフに制御するとともに第２の出力トランジスタ
Ｑ２をオンに制御するようにする。この構成によると、
ＨレベルであるノードＮ１の電位を低電位側電源ＶBBに
引き下げるため、内部低電圧発生回路４の能力を大きく
する必要があるものの、上記実施例に比べて早く出力デ
ータＤout をＬレベルにすることが可能となる。
【００４７】３）上記実施例の第１の出力トランジスタ
Ｑ１のゲートとドレインとを互いに接続して実施する。
この構成によると、出力信号バーＤのみで出力回路３を
駆動可能となる。
Ｑ１のゲートとドレインとを互いに接続して実施する。
この構成によると、出力信号バーＤのみで出力回路３を
駆動可能となる。
【００４８】また、第１の出力トランジスタＱ１を抵抗
に代えて実施する。 ４）上記実施例の第１の出力トランジスタＱ１を、図５
に示すように、ＰチャネルＭＯＳトランジスタである出
力トランジスタＱ４に代えて出力回路５１を構成する。
この構成によると、出力トランジスタＱ４を出力信号バ
ーＤによりオンオフ制御できるので、出力信号バーＤの
みで出力回路５１を駆動可能となる。
に代えて実施する。 ４）上記実施例の第１の出力トランジスタＱ１を、図５
に示すように、ＰチャネルＭＯＳトランジスタである出
力トランジスタＱ４に代えて出力回路５１を構成する。
この構成によると、出力トランジスタＱ４を出力信号バ
ーＤによりオンオフ制御できるので、出力信号バーＤの
みで出力回路５１を駆動可能となる。
【００４９】５）上記実施例では、第２の出力トランジ
スタＱ２に第３の出力トランジスタＱ３を並列に接続し
てＬレベルの出力時間を短縮したが、図６に示すよう
に、第３の出力トランジスタＱ５を第１の出力トランジ
スタＱ１に並列に接続した出力回路６１を構成する。第
３の出力トランジスタＱ５のドレインには内部高電圧発
生回路６２により生成された高電位側電源Ｖccより高い
電位の電源電圧Ｖppを印加する。この構成によると、Ｈ
レベルの出力時間を短縮することが可能となる。
スタＱ２に第３の出力トランジスタＱ３を並列に接続し
てＬレベルの出力時間を短縮したが、図６に示すよう
に、第３の出力トランジスタＱ５を第１の出力トランジ
スタＱ１に並列に接続した出力回路６１を構成する。第
３の出力トランジスタＱ５のドレインには内部高電圧発
生回路６２により生成された高電位側電源Ｖccより高い
電位の電源電圧Ｖppを印加する。この構成によると、Ｈ
レベルの出力時間を短縮することが可能となる。
【００５０】また、図１の出力回路３に、第３の出力ト
ランジスタＱ５を接続する、即ち、図１の出力回路３と
図６の出力回路６１とを組み合わせて実施する。この構
成によると、Ｈレベル，Ｌレベルの両方の出力時間を短
縮することが可能となる。
ランジスタＱ５を接続する、即ち、図１の出力回路３と
図６の出力回路６１とを組み合わせて実施する。この構
成によると、Ｈレベル，Ｌレベルの両方の出力時間を短
縮することが可能となる。
【００５１】６）上記実施例では、内部低電圧発生回路
４は内部回路２から入力する制御信号ＮＥＧに基づいて
発振回路部３１を駆動させて低電位側電源ＶBBを生成す
るようにしたが、内部低電圧発生回路４の外部（例えば
内部回路２）からパルス信号を供給し、そのパルス信号
に基づいて低電位側電源ＶBBを生成するようにしてもよ
い。
４は内部回路２から入力する制御信号ＮＥＧに基づいて
発振回路部３１を駆動させて低電位側電源ＶBBを生成す
るようにしたが、内部低電圧発生回路４の外部（例えば
内部回路２）からパルス信号を供給し、そのパルス信号
に基づいて低電位側電源ＶBBを生成するようにしてもよ
い。
【００５２】また、内部低電圧発生回路４は、供給され
る高電位側電源Ｖccに基づいて所定の周波数のパルス信
号を生成し、そのパルス信号により低電位側電源ＶBBを
生成するようにしてもよい。発振回路部３１を直列に接
続された奇数個のインバータ回路により構成する。この
場合、内部回路２は制御信号ＮＥＧを出力する必要がな
いので、そのぶん回路構成を簡略にすることが可能とな
る。
る高電位側電源Ｖccに基づいて所定の周波数のパルス信
号を生成し、そのパルス信号により低電位側電源ＶBBを
生成するようにしてもよい。発振回路部３１を直列に接
続された奇数個のインバータ回路により構成する。この
場合、内部回路２は制御信号ＮＥＧを出力する必要がな
いので、そのぶん回路構成を簡略にすることが可能とな
る。
【００５３】７）上記実施例では、内部低電圧発生回路
４を基板バイアス発生回路としたが、内部低電圧発生回
路４を基板バイアス発生回路とは別に設けて実施しても
よい。この構成によると、低電位側電源ＶBBの電位を任
意に設定して、第３の出力トランジスタＱ３の駆動能力
を容易に調整することが可能となる。
４を基板バイアス発生回路としたが、内部低電圧発生回
路４を基板バイアス発生回路とは別に設けて実施しても
よい。この構成によると、低電位側電源ＶBBの電位を任
意に設定して、第３の出力トランジスタＱ３の駆動能力
を容易に調整することが可能となる。
【００５４】８）上記実施例では、出力回路３をトーテ
ムポール形のプッシュプル回路としたが、トライステー
ト出力回路等に応用してもよい。 以上、本発明の各実施例について説明したが、各実施例
から把握できる請求項以外の技術的思想について、以下
にその効果と共に記載する。
ムポール形のプッシュプル回路としたが、トライステー
ト出力回路等に応用してもよい。 以上、本発明の各実施例について説明したが、各実施例
から把握できる請求項以外の技術的思想について、以下
にその効果と共に記載する。
【００５５】請求項５に記載の半導体装置において、低
電圧発生回路は基板バイアス発生回路である。この構成
によると、半導体装置の面積の増加を抑えることが可能
となる。
電圧発生回路は基板バイアス発生回路である。この構成
によると、半導体装置の面積の増加を抑えることが可能
となる。
【００５６】
【発明の効果】以上詳述したように本発明によれば、動
作の高速化を図ることが可能な出力回路を提供すること
ができる。また、そのような出力回路を備えた半導体装
置を提供することができる。
作の高速化を図ることが可能な出力回路を提供すること
ができる。また、そのような出力回路を備えた半導体装
置を提供することができる。
【図１】 一実施例の出力回路のブロック回路図。
【図２】 一実施例の出力回路の動作を説明する波形
図。
図。
【図３】 一実施例の出力回路の詳細な回路図。
【図４】 一実施例の半導体装置のブロック回路図。
【図５】 別例の出力回路のブロック回路図。
【図６】 別例の出力回路のブロック回路図。
【図７】 従来の出力回路の回路図。
【図８】 従来の出力回路の動作を説明する波形図。
２ 内部回路 ３ 出力回路 ４ 低電圧生成回路としての内部低電圧発生回路 ５ 出力タイミング制御回路 Ｄ，バーＤ 出力信号 Ｄout 出力データ Ｑ１ 第１の出力トランジスタ Ｑ２ 第２の出力トランジスタ Ｑ３ 第３の出力トランジスタ ＧＮＤ グランド Ｖcc 高電位側電源 ＶBB 低電位側電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】請求項５に記載の発明によれば、複数の出
力回路には、低電圧発生回路により発生されたグランド
より低い電圧が印加される。そして、各出力回路から、
内部回路からの出力信号に基づいて出力データがそれぞ
れ出力される。
力回路には、低電圧発生回路により発生されたグランド
より低い電圧が印加される。そして、各出力回路から、
内部回路からの出力信号に基づいて出力データがそれぞ
れ出力される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】ナンド回路１５から出力される信号は、イ
ンバータ回路１６を介してインバータ回路１６により決
定される時間だけ遅延されるとともに反転されてノア回
路１７に入力される。ノア回路１７の他方の入力端子に
はナンド回路１５の出力が直接入力される。従って、ノ
ア回路１７の出力は、ナンド回路１５から出力される信
号がＨレベルからＬレベルに立ち下がってからインバー
タ回路１６によって決定される一定時間だけＨレベルと
なるワンショットパルス信号を生成し、出力する。ナン
ド回路１５から出力される信号は、出力信号バーＤがＬ
レベルからＨレベルに立ち上がった後、インバータ回路
１３，１４により決定される遅延時間だけ遅れてＨレベ
ルからＬレベルに立ち下がる。従って、ノア回路１７
は、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけＨレベルとなるワンショットパルス信号を生
成し、出力する。
ンバータ回路１６を介してインバータ回路１６により決
定される時間だけ遅延されるとともに反転されてノア回
路１７に入力される。ノア回路１７の他方の入力端子に
はナンド回路１５の出力が直接入力される。従って、ノ
ア回路１７の出力は、ナンド回路１５から出力される信
号がＨレベルからＬレベルに立ち下がってからインバー
タ回路１６によって決定される一定時間だけＨレベルと
なるワンショットパルス信号を生成し、出力する。ナン
ド回路１５から出力される信号は、出力信号バーＤがＬ
レベルからＨレベルに立ち上がった後、インバータ回路
１３，１４により決定される遅延時間だけ遅れてＨレベ
ルからＬレベルに立ち下がる。従って、ノア回路１７
は、出力信号バーＤがＬレベルからＨレベルに立ち上が
ってインバータ回路１３，１４により決定される遅延時
間経過した後、インバータ回路１６により決定される一
定時間だけＨレベルとなるワンショットパルス信号を生
成し、出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】内部回路２から出力される出力信号バーＤ
が同時にＬレベルからＨレベル（出力信号Ｄが同時にＨ
レベルからＬレベル）になると、その出力信号バーＤに
基づいて各出力回路３に設けられた第２の出力トランジ
スタＱ２が同時にオンになる。すると、その第２の出力
トランジスタＱ２を介して半導体装置１外部からグラン
ドＧＮＤの配線に大電流が流れ込む。その結果、従来と
同様に、グランドＧＮＤの配線に寄生するレジスタン
ス、キャパシタンス、インダクタンスにより、図２に示
すように、出力回路３近傍のグランドＧＮＤのレベルが
上昇する。グランドＧＮＤのレベル、即ちソースの電位
が上昇すると、ソース−ドレイン間の電位差が縮小する
ので、第２の出力トランジスタＱ２の駆動能力が低下す
る。
が同時にＬレベルからＨレベル（出力信号Ｄが同時にＨ
レベルからＬレベル）になると、その出力信号バーＤに
基づいて各出力回路３に設けられた第２の出力トランジ
スタＱ２が同時にオンになる。すると、その第２の出力
トランジスタＱ２を介して半導体装置１外部からグラン
ドＧＮＤの配線に大電流が流れ込む。その結果、従来と
同様に、グランドＧＮＤの配線に寄生するレジスタン
ス、キャパシタンス、インダクタンスにより、図２に示
すように、出力回路３近傍のグランドＧＮＤのレベルが
上昇する。グランドＧＮＤのレベル、即ちソースの電位
が上昇すると、ソース−ドレイン間の電位差が縮小する
ので、第２の出力トランジスタＱ２の駆動能力が低下す
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】以上記述したように、本実施例によれば、
半導体装置１に設けられた出力回路３は、第１の出力ト
ランジスタＱ１、第２の出力トランジスタＱ２、第３の
出力トランジスタＱ３、及び出力タイミング制御回路５
により構成されている。第１，第２の出力トランジスタ
Ｑ１，Ｑ２は高電位側電源ＶCCとグランドＧＮＤとの間
に直列に接続され、第２の出力トランジスタＱ２には第
３の出力トランジスタＱ３が並列接続される。第３の出
力トランジスタＱ３には内部低電圧発生回路４で生成さ
れたグランドＧＮＤより低い電圧の低電位側電源ＶBBが
印加される。第２，第３の出力トランジスタＱ２，Ｑ３
のゲートは出力タイミング制御回路５に接続され、第３
の出力トランジスタＱ３は、制御信号Ｄ２に基づいて、
第２の出力トランジスタＱ２がオフに制御される間だけ
オンに制御されるようにした。出力信号バーＤがＨレベ
ルのときに半導体装置１外部から流れ込む電流は、第３
の出力トランジスタＱ３がオンに制御されている間その
第３の出力トランジスタＱ３を介して低電位側電源ＶBB
が印加されるノードＮ２に流れ込む。第３の出力トラン
ジスタＱ３のソース−ドレイン間の電位差は大きいの
で、その駆動能力は低下しない。そのため、出力データ
ＤoutのレベルがＬレベルにまで低下する時間は、従来
に比べて短くなる。その結果、出力回路３がＬレベルを
出力する動作を従来に比べて早くすることができる。
半導体装置１に設けられた出力回路３は、第１の出力ト
ランジスタＱ１、第２の出力トランジスタＱ２、第３の
出力トランジスタＱ３、及び出力タイミング制御回路５
により構成されている。第１，第２の出力トランジスタ
Ｑ１，Ｑ２は高電位側電源ＶCCとグランドＧＮＤとの間
に直列に接続され、第２の出力トランジスタＱ２には第
３の出力トランジスタＱ３が並列接続される。第３の出
力トランジスタＱ３には内部低電圧発生回路４で生成さ
れたグランドＧＮＤより低い電圧の低電位側電源ＶBBが
印加される。第２，第３の出力トランジスタＱ２，Ｑ３
のゲートは出力タイミング制御回路５に接続され、第３
の出力トランジスタＱ３は、制御信号Ｄ２に基づいて、
第２の出力トランジスタＱ２がオフに制御される間だけ
オンに制御されるようにした。出力信号バーＤがＨレベ
ルのときに半導体装置１外部から流れ込む電流は、第３
の出力トランジスタＱ３がオンに制御されている間その
第３の出力トランジスタＱ３を介して低電位側電源ＶBB
が印加されるノードＮ２に流れ込む。第３の出力トラン
ジスタＱ３のソース−ドレイン間の電位差は大きいの
で、その駆動能力は低下しない。そのため、出力データ
ＤoutのレベルがＬレベルにまで低下する時間は、従来
に比べて短くなる。その結果、出力回路３がＬレベルを
出力する動作を従来に比べて早くすることができる。
Claims (5)
- 【請求項１】 グランドに接続された出力トランジスタ
と、グランドより低い電圧が印加された出力トランジス
タとを並列に接続し、出力信号に応じて前記出力トラン
ジスタを切り替えるようにした出力回路。 - 【請求項２】 高電位側電源に接続された出力トランジ
スタと、高電位側電源より高い電圧が印加された出力ト
ランジスタとを並列に接続し、出力信号に応じて前記出
力トランジスタを切り替えるようにした出力回路。 - 【請求項３】 高電位側電源側に接続された第１の出力
トランジスタと、グランド側に接続された第２の出力ト
ランジスタとを直列に接続し、出力信号に基づいて第
１，第２の出力トランジスタをオンオフ制御してそれら
の接続点から出力データを出力する出力回路において、 前記第２の出力トランジスタに並列に接続され、グラン
ドより低い電圧が印加され、第２の出力トランジスタが
オンに制御された時に、一時的にオンに制御される第３
の出力トランジスタを備えた出力回路。 - 【請求項４】 高電位側電源側に接続された第１の出力
トランジスタと、グランド側に接続された第２の出力ト
ランジスタとを直列に接続し、その接続点から出力デー
タを出力する出力回路において、 前記第２の出力トランジスタと並列に接続され、グラン
ドより低い電圧が印加された第３の出力トランジスタ
と、 第２，第３の出力トランジスタに接続され、出力信号に
基づいて第２の出力トランジスタをオンに制御した後、
一定時間第２の出力トランジスタをオフに制御するとと
もに第３の出力トランジスタをオンに制御する出力タイ
ミング制御回路とを備えた出力回路。 - 【請求項５】 複数の出力信号を出力する内部回路と、
グランドより低い電圧を生成する低電圧発生回路と、請
求項３又は４に記載の出力回路を複数備え、各出力回路
は低電圧発生回路により生成された電圧を入力し、内部
回路から出力される出力信号に基づいて出力データをそ
れぞれ出力するようにした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121757A JPH08316817A (ja) | 1995-05-19 | 1995-05-19 | 出力回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121757A JPH08316817A (ja) | 1995-05-19 | 1995-05-19 | 出力回路及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316817A true JPH08316817A (ja) | 1996-11-29 |
Family
ID=14819139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121757A Pending JPH08316817A (ja) | 1995-05-19 | 1995-05-19 | 出力回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
-
1995
- 1995-05-19 JP JP7121757A patent/JPH08316817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
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