JPH04368019A - 分周回路 - Google Patents
分周回路Info
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- JPH04368019A JPH04368019A JP14363591A JP14363591A JPH04368019A JP H04368019 A JPH04368019 A JP H04368019A JP 14363591 A JP14363591 A JP 14363591A JP 14363591 A JP14363591 A JP 14363591A JP H04368019 A JPH04368019 A JP H04368019A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサな
どに用いられるクロックを任意のパルス幅に分周する分
周回路に関するものである。
どに用いられるクロックを任意のパルス幅に分周する分
周回路に関するものである。
【０００２】
【従来の技術】従来、パルス幅を分周させる分周回路で
は、２倍、４倍、８倍・・・・などの倍分周回路が良く
知られているが（偶数倍分周回路）、３倍、５倍、７倍
・・・などの奇数倍、または３／２倍、５／２倍・・・
などの分周回路を構成するには、回路構成が大きくなり
、使用するのに困難を生じていた。
は、２倍、４倍、８倍・・・・などの倍分周回路が良く
知られているが（偶数倍分周回路）、３倍、５倍、７倍
・・・などの奇数倍、または３／２倍、５／２倍・・・
などの分周回路を構成するには、回路構成が大きくなり
、使用するのに困難を生じていた。
【０００３】また、回路構成が大きくなると、高速のク
ロックを動作させることも難しくなってくるので、実際
、マイクロプロセッサなどに用いるクロックは一定のも
のを用いていた。
ロックを動作させることも難しくなってくるので、実際
、マイクロプロセッサなどに用いるクロックは一定のも
のを用いていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来例によると、マイクロプロセッサの能力により、ク
ロックのスピード（速さ）を決定するため、発振器のあ
る一定の値を用いるものしか利用できなかった。それは
、マイクロプロセッサの能力の限界まで出そうとすれば
、半端な値の発振器を用いる必要があり、これは、コス
ト的に高くなるといった問題があった。また、ある決ま
ったクロック周波数の発振器を用いると、マイクロプロ
セッサの能力以下のものを用いる必要がある。
従来例によると、マイクロプロセッサの能力により、ク
ロックのスピード（速さ）を決定するため、発振器のあ
る一定の値を用いるものしか利用できなかった。それは
、マイクロプロセッサの能力の限界まで出そうとすれば
、半端な値の発振器を用いる必要があり、これは、コス
ト的に高くなるといった問題があった。また、ある決ま
ったクロック周波数の発振器を用いると、マイクロプロ
セッサの能力以下のものを用いる必要がある。
【０００５】しかも、任意のパルス周波数を得るために
分周回路を用いる場合、回路構成が大きくなっては、高
速のクロックを用いることができなくなるといった問題
が生じる。本発明は上述の点に鑑みて提供したものであ
って、簡単な回路構成で源発振周波数に対して（２ｎ＋
１）／２の分周出力を得る分周回路を提供することを目
的としたものである。
分周回路を用いる場合、回路構成が大きくなっては、高
速のクロックを用いることができなくなるといった問題
が生じる。本発明は上述の点に鑑みて提供したものであ
って、簡単な回路構成で源発振周波数に対して（２ｎ＋
１）／２の分周出力を得る分周回路を提供することを目
的としたものである。
【０００６】
【課題を解決するための手段】本発明は、一定周期のク
ロック信号の立ち上がりに同期して動作する複数段のフ
リップフロップ回路と、上記クロック信号の立ち下がり
に同期して動作するフリップフロップ回路と、クロック
信号の立ち上がりに同期した複数段のフリップフロップ
回路出力とクロック信号の立ち下がりに同期したフリッ
プフロップ回路の出力とを排他的論理和して、（２ｎ＋
１）／２分周（ｎは自然数）の信号を出力するイクスク
ルーシブノア回路とを備えたものである。
ロック信号の立ち上がりに同期して動作する複数段のフ
リップフロップ回路と、上記クロック信号の立ち下がり
に同期して動作するフリップフロップ回路と、クロック
信号の立ち上がりに同期した複数段のフリップフロップ
回路出力とクロック信号の立ち下がりに同期したフリッ
プフロップ回路の出力とを排他的論理和して、（２ｎ＋
１）／２分周（ｎは自然数）の信号を出力するイクスク
ルーシブノア回路とを備えたものである。
【０００７】また、一定周期のクロック信号の立ち上が
りに同期して動作するｎ段のフリップフロップ回路と、
上記クロック信号の立ち下がりに同期して動作するラッ
チ回路と、クロック信号の立ち上がりに同期したｎ段の
フリップフロップ回路出力とクロック信号の立ち下がり
に同期したラッチ回路の出力とを論理的に選択して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力する信
号選択回路とを備えたものである。
りに同期して動作するｎ段のフリップフロップ回路と、
上記クロック信号の立ち下がりに同期して動作するラッ
チ回路と、クロック信号の立ち上がりに同期したｎ段の
フリップフロップ回路出力とクロック信号の立ち下がり
に同期したラッチ回路の出力とを論理的に選択して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力する信
号選択回路とを備えたものである。
【０００８】
【作用】而して、イクスクルーシブノア回路により、ク
ロック信号の立ち上がりに同期した複数段のフリップフ
ロップ回路出力とクロック信号の立ち下がりに同期した
フリップフロップ回路の出力とを排他的論理和して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力するよ
うにしている。
ロック信号の立ち上がりに同期した複数段のフリップフ
ロップ回路出力とクロック信号の立ち下がりに同期した
フリップフロップ回路の出力とを排他的論理和して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力するよ
うにしている。
【０００９】また、信号選択回路により、クロック信号
の立ち上がりに同期したｎ段のフリップフロップ回路出
力とクロック信号の立ち下がりに同期したラッチ回路の
出力とを論理暦に選択して、（２ｎ＋１）／２分周（ｎ
は自然数）の信号を出力するようにしている。
の立ち上がりに同期したｎ段のフリップフロップ回路出
力とクロック信号の立ち下がりに同期したラッチ回路の
出力とを論理暦に選択して、（２ｎ＋１）／２分周（ｎ
は自然数）の信号を出力するようにしている。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は３／２分周回路の具体回路図を示し、図２
はそのタイミングチャートを示している。図１において
は、４個のフリップフロップ回路ＦＦ１〜ＦＦ４と、２
個のインバータ回路Ｉ１ ，Ｉ２ 及び１個のイクスク
ルーシブノア回路ＸＮＯＲとで構成されている。
する。図１は３／２分周回路の具体回路図を示し、図２
はそのタイミングチャートを示している。図１において
は、４個のフリップフロップ回路ＦＦ１〜ＦＦ４と、２
個のインバータ回路Ｉ１ ，Ｉ２ 及び１個のイクスク
ルーシブノア回路ＸＮＯＲとで構成されている。
【００１１】各フリップフロップ回路ＦＦ１〜ＦＦ４に
はＬレベルのシステムリセット信号ＲＳＴが入力されて
から動作を開始し、インバータ回路Ｉ１ にはクロック
入力信号ＣＬＫが入力され、その出力端よりクロック入
力信号ＣＬＫの反転信号である反転クロック入力信号Ｃ
ＬＫＢが出力され、フリップフロップ回路ＦＦ４の入力
端に入力される。そして、イクスクルーシブノア回路Ｘ
ＮＯＲから所望の出力信号ＯＵＴが出力される。
はＬレベルのシステムリセット信号ＲＳＴが入力されて
から動作を開始し、インバータ回路Ｉ１ にはクロック
入力信号ＣＬＫが入力され、その出力端よりクロック入
力信号ＣＬＫの反転信号である反転クロック入力信号Ｃ
ＬＫＢが出力され、フリップフロップ回路ＦＦ４の入力
端に入力される。そして、イクスクルーシブノア回路Ｘ
ＮＯＲから所望の出力信号ＯＵＴが出力される。
【００１２】ここで、シフトレジスタを構成しているフ
リップフロップ回路ＦＦ１〜ＦＦ３はクロック入力信号
ＣＬＫの立ち上がりに同期して動作をし、フリップフロ
ップ回路ＦＦ４は反転クロック入力信号ＣＬＫＢの立ち
上がりに同期して動作する。つまり、フリップフロップ
回路ＦＦ４は、フリップフロップ回路ＦＦ１のＱ０の出
力信号をデータ入力とすることにより、クロック入力信
号ＣＬＫから見るとクロック入力信号ＣＬＫの立ち下が
りに同期して動作をする。
リップフロップ回路ＦＦ１〜ＦＦ３はクロック入力信号
ＣＬＫの立ち上がりに同期して動作をし、フリップフロ
ップ回路ＦＦ４は反転クロック入力信号ＣＬＫＢの立ち
上がりに同期して動作する。つまり、フリップフロップ
回路ＦＦ４は、フリップフロップ回路ＦＦ１のＱ０の出
力信号をデータ入力とすることにより、クロック入力信
号ＣＬＫから見るとクロック入力信号ＣＬＫの立ち下が
りに同期して動作をする。
【００１３】次に、図１及び図２により動作を説明する
。尚、図１の回路は上述したように、３／２分周回路で
ある。クロック入力信号ＣＬＫの■の立ち上がりにより
フリップフロップ回路ＦＦ１のＱ出力（Ｑ０）はＨレベ
ルとなる。次に、■の立ち下がり、つまり、反転クロッ
ク入力信号ＣＬＫＢの立ち上がりにより、フリップフロ
ップ回路ＦＦ４の出力ＯＵＴ１はＨレベルとなる。ここ
で、ＯＵＴ１はＱ０よりクロック入力信号ＣＬＫの半ク
ロック遅れている。そして、信号ＯＵＴ１がＨレベルで
あり、ＯＵＴ２はＬレベルなので、イクスクルーシブノ
ア回路ＸＮＯＲの出力はＬレベルに変化する。
。尚、図１の回路は上述したように、３／２分周回路で
ある。クロック入力信号ＣＬＫの■の立ち上がりにより
フリップフロップ回路ＦＦ１のＱ出力（Ｑ０）はＨレベ
ルとなる。次に、■の立ち下がり、つまり、反転クロッ
ク入力信号ＣＬＫＢの立ち上がりにより、フリップフロ
ップ回路ＦＦ４の出力ＯＵＴ１はＨレベルとなる。ここ
で、ＯＵＴ１はＱ０よりクロック入力信号ＣＬＫの半ク
ロック遅れている。そして、信号ＯＵＴ１がＨレベルで
あり、ＯＵＴ２はＬレベルなので、イクスクルーシブノ
ア回路ＸＮＯＲの出力はＬレベルに変化する。
【００１４】次に、クロック入力信号ＣＬＫ■の立ち上
がりで、フリップフロップ回路ＦＦ２の出力Ｑ１がＨレ
ベルとなり、更に次のクロック入力信号ＣＬＫ■の立ち
上がりでフリップフロップ回路ＦＦ３の出力ＯＵＴ２が
Ｈレベルとなる。従って、イクスクルーシブノア回路Ｘ
ＮＯＲにはＨレベルの信号ＯＵＴ１と、Ｈレベルの信号
ＯＵＴ２が入力されるため、イクスクルーシブノア回路
ＸＮＯＲの出力ＯＵＴはＨレベルとなる。
がりで、フリップフロップ回路ＦＦ２の出力Ｑ１がＨレ
ベルとなり、更に次のクロック入力信号ＣＬＫ■の立ち
上がりでフリップフロップ回路ＦＦ３の出力ＯＵＴ２が
Ｈレベルとなる。従って、イクスクルーシブノア回路Ｘ
ＮＯＲにはＨレベルの信号ＯＵＴ１と、Ｈレベルの信号
ＯＵＴ２が入力されるため、イクスクルーシブノア回路
ＸＮＯＲの出力ＯＵＴはＨレベルとなる。
【００１５】ここで、イクスクルーシブノア回路ＸＮＯ
Ｒの出力において、クロック入力信号ＣＬＫの半クロッ
ク遅れてＨレベルからＬレベルとなり、その後の１．５
クロック目の立ち上がりにて、イクスクルーシブノア回
路ＸＮＯＲの出力はＬレベルからＨレベルになっている
。フリップフロップ回路ＦＦ４のＯＵＴ２がＨレベルに
なると、出力Ｑ２ＢはＬレベルとなるので、フリップフ
ロップ回路ＦＦ１のＤ入力にはＬレベルの信号が入力さ
れている。そして、クロック入力信号ＣＬＫ■の立ち上
がりにて、フリップフロップ回路ＦＦ１のＱ０はＬレベ
ルになる。
Ｒの出力において、クロック入力信号ＣＬＫの半クロッ
ク遅れてＨレベルからＬレベルとなり、その後の１．５
クロック目の立ち上がりにて、イクスクルーシブノア回
路ＸＮＯＲの出力はＬレベルからＨレベルになっている
。フリップフロップ回路ＦＦ４のＯＵＴ２がＨレベルに
なると、出力Ｑ２ＢはＬレベルとなるので、フリップフ
ロップ回路ＦＦ１のＤ入力にはＬレベルの信号が入力さ
れている。そして、クロック入力信号ＣＬＫ■の立ち上
がりにて、フリップフロップ回路ＦＦ１のＱ０はＬレベ
ルになる。
【００１６】このＬレベルのＱ０がフリップフロップ回
路ＦＦ４のＤ入力に入力されているので、クロック入力
信号ＣＬＫ■の立ち下がり、つまり反転クロック入力信
号ＣＬＫＢの立ち上がりにて、フリップフロップ回路Ｆ
Ｆ４のＯＵＴ１はＬレベルとなる。従って、フリップフ
ロップ回路ＦＦ４はクロック入力信号ＣＬＫの半クロッ
ク遅れて動作してＯＵＴ１はＬレベルとなる。
路ＦＦ４のＤ入力に入力されているので、クロック入力
信号ＣＬＫ■の立ち下がり、つまり反転クロック入力信
号ＣＬＫＢの立ち上がりにて、フリップフロップ回路Ｆ
Ｆ４のＯＵＴ１はＬレベルとなる。従って、フリップフ
ロップ回路ＦＦ４はクロック入力信号ＣＬＫの半クロッ
ク遅れて動作してＯＵＴ１はＬレベルとなる。
【００１７】このフリップフロップ回路ＦＦ４のＯＵＴ
１のＬレベルにより、イクスクルーシブノア回路ＸＮＯ
Ｒの出力ＯＵＴはＬレベルとなる。フリップフロップ回
路ＦＦ４のＯＵＴ１の出力が半クロック遅れるために、
イクスクルーシブノア回路ＸＮＯＲの出力ＯＵＴは、ク
ロック入力信号ＣＬＫの１．５クロック目にＨレベルか
らＬレベルへと変化する。以下、この動作を繰り返す。
１のＬレベルにより、イクスクルーシブノア回路ＸＮＯ
Ｒの出力ＯＵＴはＬレベルとなる。フリップフロップ回
路ＦＦ４のＯＵＴ１の出力が半クロック遅れるために、
イクスクルーシブノア回路ＸＮＯＲの出力ＯＵＴは、ク
ロック入力信号ＣＬＫの１．５クロック目にＨレベルか
らＬレベルへと変化する。以下、この動作を繰り返す。
【００１８】従って、出力信号ＯＵＴはクロック入力信
号ＣＬＫに対して３／２分周出力が得られることになる
。このように、フリップフロップ回路ＦＦ４の出力ＯＵ
Ｔ１が、クロック入力信号ＣＬＫの立ち上がりに同期し
て動作するフリップフロップ回路ＦＦ３の出力ＯＵＴ２
とは、クロック入力信号ＣＬＫの１．５周期分のずれが
あり、この出力ＯＵＴ１の信号と出力ＯＵＴ２の信号と
をイクスクルーシブノア回路ＸＮＯＲでイクスクルーシ
ブノアをとった信号ＯＵＴがクロック入力信号ＣＬＫの
３／２分周した信号となる。
号ＣＬＫに対して３／２分周出力が得られることになる
。このように、フリップフロップ回路ＦＦ４の出力ＯＵ
Ｔ１が、クロック入力信号ＣＬＫの立ち上がりに同期し
て動作するフリップフロップ回路ＦＦ３の出力ＯＵＴ２
とは、クロック入力信号ＣＬＫの１．５周期分のずれが
あり、この出力ＯＵＴ１の信号と出力ＯＵＴ２の信号と
をイクスクルーシブノア回路ＸＮＯＲでイクスクルーシ
ブノアをとった信号ＯＵＴがクロック入力信号ＣＬＫの
３／２分周した信号となる。
【００１９】（実施例２）実施例２は５／２分周の場合
であり、図３はその回路図を、図４はそのタイミングチ
ャートを示している。この実施例では６個のフリップフ
ロップ回路ＦＦ１〜ＦＦ６と、２個のインバータ回路Ｉ
１ ，Ｉ２ と、１個のイクスクルーシブノア回路ＸＮ
ＯＲとで構成している。フリップフロップ回路ＦＦ１〜
ＦＦ５はシフトレジスタの構成となっており、クロック
入力信号ＣＬＫの立ち上がりに同期して動作する。
であり、図３はその回路図を、図４はそのタイミングチ
ャートを示している。この実施例では６個のフリップフ
ロップ回路ＦＦ１〜ＦＦ６と、２個のインバータ回路Ｉ
１ ，Ｉ２ と、１個のイクスクルーシブノア回路ＸＮ
ＯＲとで構成している。フリップフロップ回路ＦＦ１〜
ＦＦ５はシフトレジスタの構成となっており、クロック
入力信号ＣＬＫの立ち上がりに同期して動作する。
【００２０】フリップフロップ回路ＦＦ６はクロック入
力信号ＣＬＫより半クロックずれた反転クロック入力信
号ＣＬＫＢに同期して動作をし、２段目のフリップフロ
ップ回路ＦＦ２の出力Ｑ１がＤ入力に入力されている。 また、フリップフロップ回路ＦＦ５の出力Ｑ４Ｂがフリ
ップフロップ回路ＦＦ１のデータ入力とすることにより
、５分周した出力をシフトレジスタで得ている。
力信号ＣＬＫより半クロックずれた反転クロック入力信
号ＣＬＫＢに同期して動作をし、２段目のフリップフロ
ップ回路ＦＦ２の出力Ｑ１がＤ入力に入力されている。 また、フリップフロップ回路ＦＦ５の出力Ｑ４Ｂがフリ
ップフロップ回路ＦＦ１のデータ入力とすることにより
、５分周した出力をシフトレジスタで得ている。
【００２１】次に、図３及び図４より動作を説明する。
クロック入力信号ＣＬＫ■にてフリップフロップ回路Ｆ
Ｆ１の出力Ｑ０がＨレベルとなり、２個目のクロック入
力信号ＣＬＫ■にてフリップフロップ回路ＦＦ２の出力
Ｑ１がＨレベルとあり、このＱ１がフリップフロップ回
路ＦＦ６のデータ入力Ｄとなる。従って、半クロック遅
れたその反転クロック入力信号ＣＬＫＢにてフリップフ
ロップ回路ＦＦ６の出力ＯＵＴ１がＨレベルとなり、フ
リップフロップ回路ＦＦ５の出力ＯＵＴ２がＬレベルで
あるから、イクスクルーシブノア回路ＸＮＯＲの出力Ｏ
ＵＴはＬレベルとなる。
Ｆ１の出力Ｑ０がＨレベルとなり、２個目のクロック入
力信号ＣＬＫ■にてフリップフロップ回路ＦＦ２の出力
Ｑ１がＨレベルとあり、このＱ１がフリップフロップ回
路ＦＦ６のデータ入力Ｄとなる。従って、半クロック遅
れたその反転クロック入力信号ＣＬＫＢにてフリップフ
ロップ回路ＦＦ６の出力ＯＵＴ１がＨレベルとなり、フ
リップフロップ回路ＦＦ５の出力ＯＵＴ２がＬレベルで
あるから、イクスクルーシブノア回路ＸＮＯＲの出力Ｏ
ＵＴはＬレベルとなる。
【００２２】そして、クロック入力信号ＣＬＫ■，■に
てフリップフロップ回路ＦＦ２，ＦＦ３の出力Ｑ２，Ｑ
３が夫々Ｈレベルになり、クロック入力信号ＣＬＫ■に
てフリップフロップ回路ＦＦ５の出力ＯＵＴ２がＨレベ
ルとなる。この出力ＯＵＴ２のＨレベルにてイクスクル
ーシブノア回路ＸＮＯＲの出力ＯＵＴはＨレベルとなる
。ここで、フリップフロップ回路ＦＦ６により半クロッ
ク遅れて出力ＯＵＴ１がＨレベルとなっているため、イ
クスクルーシブノア回路ＸＮＯＲの出力ＯＵＴがＬレベ
ルの期間はクロック入力信号ＣＬＫの２．５クロック分
となっている。
てフリップフロップ回路ＦＦ２，ＦＦ３の出力Ｑ２，Ｑ
３が夫々Ｈレベルになり、クロック入力信号ＣＬＫ■に
てフリップフロップ回路ＦＦ５の出力ＯＵＴ２がＨレベ
ルとなる。この出力ＯＵＴ２のＨレベルにてイクスクル
ーシブノア回路ＸＮＯＲの出力ＯＵＴはＨレベルとなる
。ここで、フリップフロップ回路ＦＦ６により半クロッ
ク遅れて出力ＯＵＴ１がＨレベルとなっているため、イ
クスクルーシブノア回路ＸＮＯＲの出力ＯＵＴがＬレベ
ルの期間はクロック入力信号ＣＬＫの２．５クロック分
となっている。
【００２３】次に、フリップフロップ回路ＦＦ５の出力
Ｑ４ＢがＬレベルとなり、フリップフロップ回路ＦＦ１
のデータ入力となっているため、クロック入力信号ＣＬ
Ｋ■にてフリップフロップ回路ＦＦ１の出力Ｑ０がＬレ
ベルとなる。そして、クロック入力信号ＣＬＫ■にてフ
リップフロップ回路ＦＦ２の出力Ｑ１がＬレベルとなり
、その反転クロック入力信号ＣＬＫＢにてフリップフロ
ップ回路ＦＦ６が動作して、出力ＯＵＴ１をクロック入
力信号ＣＬＫ■より半クロック遅れてＬレベルになる。 従って、イクスクルーシブノア回路ＸＮＯＲの出力ＯＵ
ＴはＬレベルとなる。ここで、イクスクルーシブノア回
路ＸＮＯＲの出力ＯＵＴのＨレベルの期間が２．５クロ
ック分である。
Ｑ４ＢがＬレベルとなり、フリップフロップ回路ＦＦ１
のデータ入力となっているため、クロック入力信号ＣＬ
Ｋ■にてフリップフロップ回路ＦＦ１の出力Ｑ０がＬレ
ベルとなる。そして、クロック入力信号ＣＬＫ■にてフ
リップフロップ回路ＦＦ２の出力Ｑ１がＬレベルとなり
、その反転クロック入力信号ＣＬＫＢにてフリップフロ
ップ回路ＦＦ６が動作して、出力ＯＵＴ１をクロック入
力信号ＣＬＫ■より半クロック遅れてＬレベルになる。 従って、イクスクルーシブノア回路ＸＮＯＲの出力ＯＵ
ＴはＬレベルとなる。ここで、イクスクルーシブノア回
路ＸＮＯＲの出力ＯＵＴのＨレベルの期間が２．５クロ
ック分である。
【００２４】このように、ＯＵＴ１の信号とＯＵＴ２の
信号はクロック入力信号ＣＬＫの２．５周期分ずれがあ
り、このＯＵＴ１の信号とＯＵＴ２の信号とをイクスク
ルーシブノア回路ＸＮＯＲでイクスクルーシブノアをと
った信号ＯＵＴが、クロック入力信号ＣＬＫの５／２分
周した信号となる。このようにして、シフトレジスタの
フリップフロップ回路の段数と、半クロックずれた信号
を発生させるフリップフロップ回路１個とにより、（２
ｎ＋１）／２分周信号を得ることができるものである。 尚、上記ｎは自然数である。
信号はクロック入力信号ＣＬＫの２．５周期分ずれがあ
り、このＯＵＴ１の信号とＯＵＴ２の信号とをイクスク
ルーシブノア回路ＸＮＯＲでイクスクルーシブノアをと
った信号ＯＵＴが、クロック入力信号ＣＬＫの５／２分
周した信号となる。このようにして、シフトレジスタの
フリップフロップ回路の段数と、半クロックずれた信号
を発生させるフリップフロップ回路１個とにより、（２
ｎ＋１）／２分周信号を得ることができるものである。 尚、上記ｎは自然数である。
【００２５】（実施例３）図５及び図６は実施例３を示
し、フリップフロップ回路ＦＦ１，ＦＦ２と、各ゲート
で構成したラッチ回路１及び信号選択回路２等で構成し
ている。ラッチ回路１は、フリップフロップ回路ＦＦ１
の信号をラッチし、反転クロック入力信号ＣＬＫＢにて
信号選択回路２に送るものであり、各ゲートＧ１ 〜Ｇ
６ 、アナログスイッチＳＷ１ 〜ＳＷ４ 等で構成さ
れている。また、信号選択回路２は各ゲートＧ７ 〜Ｇ
１ ２ 等で構成されている。
し、フリップフロップ回路ＦＦ１，ＦＦ２と、各ゲート
で構成したラッチ回路１及び信号選択回路２等で構成し
ている。ラッチ回路１は、フリップフロップ回路ＦＦ１
の信号をラッチし、反転クロック入力信号ＣＬＫＢにて
信号選択回路２に送るものであり、各ゲートＧ１ 〜Ｇ
６ 、アナログスイッチＳＷ１ 〜ＳＷ４ 等で構成さ
れている。また、信号選択回路２は各ゲートＧ７ 〜Ｇ
１ ２ 等で構成されている。
【００２６】次に、動作を説明する。クロック入力信号
ＣＬＫ■にてフリップフロップ回路ＦＦ１の出力Ｑ０が
Ｈレベルとなり、その立ち下がり、つまり反転クロック
入力信号ＣＬＫＢにてアナログスイッチＳＷ１ がオン
して、Ｑ０は各ゲートＧ１ ，Ｇ２ ，Ｇ４ ，Ｇ７
を介することで、インバータゲートＧ７ の出力Ｑ２が
Ｈレベルとなる。従って、出力Ｑ２はクロック入力信号
ＣＬＫより半クロック遅れてＨレベルとなる。従って、
アンドゲートＧ１ ０ ，Ｇ１ １ の出力がＬレベル
となり、ノアゲートＧ１ ２ の出力ＯＵＴはＨレベル
となる。
ＣＬＫ■にてフリップフロップ回路ＦＦ１の出力Ｑ０が
Ｈレベルとなり、その立ち下がり、つまり反転クロック
入力信号ＣＬＫＢにてアナログスイッチＳＷ１ がオン
して、Ｑ０は各ゲートＧ１ ，Ｇ２ ，Ｇ４ ，Ｇ７
を介することで、インバータゲートＧ７ の出力Ｑ２が
Ｈレベルとなる。従って、出力Ｑ２はクロック入力信号
ＣＬＫより半クロック遅れてＨレベルとなる。従って、
アンドゲートＧ１ ０ ，Ｇ１ １ の出力がＬレベル
となり、ノアゲートＧ１ ２ の出力ＯＵＴはＨレベル
となる。
【００２７】次に、クロック入力信号ＣＬＫ■にてアナ
ログスイッチＳＷ３がオンし、ノアゲートＧ５ の出力
Ｑ１がＨレベルとなり、フリップフロップ回路ＦＦ２の
データ入力Ｄとなる。そして、クロック入力信号ＣＬＫ
■にてフリップフロップ回路ＦＦ２の出力Ｑ３とＱ５と
が反転し、出力Ｑ３はＨレベル、Ｑ５はＬレベルとなり
、Ｑ５はフリップフロップ回路ＦＦ１のデータ入力Ｄと
なる。出力Ｑ３がＨレベルとなるため、アンドゲートＧ
１ ０ の出力はＨレベルとなり、ノアゲートＧ１ ２
の出力ＯＵＴはＬレベルとなる。従って、ＯＵＴはク
ロック入力信号ＣＬＫの１．５周期分の間、Ｈレベルを
出力する。
ログスイッチＳＷ３がオンし、ノアゲートＧ５ の出力
Ｑ１がＨレベルとなり、フリップフロップ回路ＦＦ２の
データ入力Ｄとなる。そして、クロック入力信号ＣＬＫ
■にてフリップフロップ回路ＦＦ２の出力Ｑ３とＱ５と
が反転し、出力Ｑ３はＨレベル、Ｑ５はＬレベルとなり
、Ｑ５はフリップフロップ回路ＦＦ１のデータ入力Ｄと
なる。出力Ｑ３がＨレベルとなるため、アンドゲートＧ
１ ０ の出力はＨレベルとなり、ノアゲートＧ１ ２
の出力ＯＵＴはＬレベルとなる。従って、ＯＵＴはク
ロック入力信号ＣＬＫの１．５周期分の間、Ｈレベルを
出力する。
【００２８】次に、クロック入力信号ＣＬＫ■にてフリ
ップフロップ回路ＦＦ１の出力Ｑ０がＬレベルとなり、
そのクロック入力信号ＣＬＫ■の立ち下がりの反転クロ
ック入力信号ＣＬＫＢの立ち上がりにてアナログスイッ
チＳＷ１ がオンして、インバータゲートＧ７ の出力
Ｑ２がＬレベル、インバータゲートＧ９ の出力Ｑ４が
Ｈレベルとなる。従って、ノアゲートＧ１ ２ の出力
ＯＵＴはＨレベルとなる。この出力ＯＵＴのＬレベルの
期間は、クロック入力信号ＣＬＫの１．５周期分であり
、出力ＯＵＴからは３／２分周した信号が得られること
になる。
ップフロップ回路ＦＦ１の出力Ｑ０がＬレベルとなり、
そのクロック入力信号ＣＬＫ■の立ち下がりの反転クロ
ック入力信号ＣＬＫＢの立ち上がりにてアナログスイッ
チＳＷ１ がオンして、インバータゲートＧ７ の出力
Ｑ２がＬレベル、インバータゲートＧ９ の出力Ｑ４が
Ｈレベルとなる。従って、ノアゲートＧ１ ２ の出力
ＯＵＴはＨレベルとなる。この出力ＯＵＴのＬレベルの
期間は、クロック入力信号ＣＬＫの１．５周期分であり
、出力ＯＵＴからは３／２分周した信号が得られること
になる。
【００２９】（実施例４）図７及び図８は実施例４を示
し、実施例３の場合と比べて、フリップフロップ回路Ｆ
Ｆ３とＦＦ４とを加えて、５／２分周としたものである
。ここでは、フリップフロップ回路ＦＦ１，ＦＦ２と、
フリップフロップ回路ＦＦ２，ＦＦ４の２段構成として
いるため、出力ＯＵＴのＨレベルからＬレベル、Ｌレベ
ルからＨレベルへの変化の時点がクロック入力信号ＣＬ
Ｋの５／２パルス分となり、全体として、出力ＯＵＴか
らは５／２分周した信号が得られることになる。
し、実施例３の場合と比べて、フリップフロップ回路Ｆ
Ｆ３とＦＦ４とを加えて、５／２分周としたものである
。ここでは、フリップフロップ回路ＦＦ１，ＦＦ２と、
フリップフロップ回路ＦＦ２，ＦＦ４の２段構成として
いるため、出力ＯＵＴのＨレベルからＬレベル、Ｌレベ
ルからＨレベルへの変化の時点がクロック入力信号ＣＬ
Ｋの５／２パルス分となり、全体として、出力ＯＵＴか
らは５／２分周した信号が得られることになる。
【００３０】図９は、（２ｎ＋１）／２分周信号を得る
場合を示し、ｎ段（ｎは自然数）のフリップフロップ回
路ＦＦのシフトレジスタ構成にて得ることができるもの
である。そして、ラッチ回路１及び信号選択回路２はそ
のままである。
場合を示し、ｎ段（ｎは自然数）のフリップフロップ回
路ＦＦのシフトレジスタ構成にて得ることができるもの
である。そして、ラッチ回路１及び信号選択回路２はそ
のままである。
【００３１】
【発明の効果】本発明は上述のように、一定周期のクロ
ック信号の立ち上がりに同期して動作する複数段のフリ
ップフロップ回路と、上記クロック信号の立ち下がりに
同期して動作するフリップフロップ回路と、クロック信
号の立ち上がりに同期した複数段のフリップフロップ回
路出力とクロック信号の立ち下がりに同期したフリップ
フロップ回路の出力とを排他的論理和して、（２ｎ＋１
）／２分周（ｎは自然数）の信号を出力するイクスクル
ーシブノア回路とを備えたものであるから、イクスクル
ーシブノア回路により、クロック信号の立ち上がりに同
期した複数段のフリップフロップ回路出力とクロック信
号の立ち下がりに同期したフリップフロップ回路の出力
とを排他的論理和して、（２ｎ＋１）／２分周（ｎは自
然数）の信号を出力するようにしているものであり、フ
リップフロップ回路の数を変えることにより、（２ｎ＋
１）／２分周回路を簡単な回路構成で構成でき、汎用性
に富むという効果を奏するものである。
ック信号の立ち上がりに同期して動作する複数段のフリ
ップフロップ回路と、上記クロック信号の立ち下がりに
同期して動作するフリップフロップ回路と、クロック信
号の立ち上がりに同期した複数段のフリップフロップ回
路出力とクロック信号の立ち下がりに同期したフリップ
フロップ回路の出力とを排他的論理和して、（２ｎ＋１
）／２分周（ｎは自然数）の信号を出力するイクスクル
ーシブノア回路とを備えたものであるから、イクスクル
ーシブノア回路により、クロック信号の立ち上がりに同
期した複数段のフリップフロップ回路出力とクロック信
号の立ち下がりに同期したフリップフロップ回路の出力
とを排他的論理和して、（２ｎ＋１）／２分周（ｎは自
然数）の信号を出力するようにしているものであり、フ
リップフロップ回路の数を変えることにより、（２ｎ＋
１）／２分周回路を簡単な回路構成で構成でき、汎用性
に富むという効果を奏するものである。
【００３２】また、一定周期のクロック信号の立ち上が
りに同期して動作するｎ段のフリップフロップ回路と、
上記クロック信号の立ち下がりに同期して動作するラッ
チ回路と、クロック信号の立ち上がりに同期したｎ段の
フリップフロップ回路出力とクロック信号の立ち下がり
に同期したラッチ回路の出力とを論理的に選択して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力する信
号選択回路とを備えたものであるから、信号選択回路に
より、クロック信号の立ち上がりに同期したｎ段のフリ
ップフロップ回路出力とクロック信号の立ち下がりに同
期したラッチ回路の出力とを論理暦に選択して、（２ｎ
＋１）／２分周（ｎは自然数）の信号を出力するように
しているものであり、従来よりゲート数を削減して構成
でき、フリップフロップ回路の数を変えることにより、
（２ｎ＋１）／２分周回路を簡単な回路構成で構成でき
、汎用性に富むという効果を奏するものである。
りに同期して動作するｎ段のフリップフロップ回路と、
上記クロック信号の立ち下がりに同期して動作するラッ
チ回路と、クロック信号の立ち上がりに同期したｎ段の
フリップフロップ回路出力とクロック信号の立ち下がり
に同期したラッチ回路の出力とを論理的に選択して、（
２ｎ＋１）／２分周（ｎは自然数）の信号を出力する信
号選択回路とを備えたものであるから、信号選択回路に
より、クロック信号の立ち上がりに同期したｎ段のフリ
ップフロップ回路出力とクロック信号の立ち下がりに同
期したラッチ回路の出力とを論理暦に選択して、（２ｎ
＋１）／２分周（ｎは自然数）の信号を出力するように
しているものであり、従来よりゲート数を削減して構成
でき、フリップフロップ回路の数を変えることにより、
（２ｎ＋１）／２分周回路を簡単な回路構成で構成でき
、汎用性に富むという効果を奏するものである。
【図１】本発明の実施例の３／２分周の場合の回路図で
ある。
ある。
【図２】図１のタイミングチャートを示す図である。
【図３】実施例２の５／２分周の場合の回路図である。
【図４】図３のタイミングチャートを示す図である。
【図５】実施例３の３／２分周の場合の回路図である。
【図６】図５のタイミングチャートを示す図である。
【図７】実施例３の３／２分周の場合の回路図である。
【図８】図７のタイミングチャートを示す図である。
【図９】（２ｎ＋１）／２分周信号を得る場合のブロッ
ク図である。
ク図である。
１ ラッチ回路
２ 信号選択回路
ＦＦ１ フリップフロップ回路
ＦＦ２ フリップフロップ回路
ＦＦ３ フリップフロップ回路
ＦＦ４ フリップフロップ回路
Claims (2)
- 【請求項１】 一定周期のクロック信号の立ち上がり
に同期して動作する複数段のフリップフロップ回路と、
上記クロック信号の立ち下がりに同期して動作するフリ
ップフロップ回路と、クロック信号の立ち上がりに同期
した複数段のフリップフロップ回路出力とクロック信号
の立ち下がりに同期したフリップフロップ回路の出力と
を排他的論理和して、（２ｎ＋１）／２分周（ｎは自然
数）の信号を出力するイクスクルーシブノア回路とを備
えたことを特徴とする分周回路。 - 【請求項２】 一定周期のクロック信号の立ち上がり
に同期して動作するｎ段のフリップフロップ回路と、上
記クロック信号の立ち下がりに同期して動作するラッチ
回路と、クロック信号の立ち上がりに同期したｎ段のフ
リップフロップ回路出力とクロック信号の立ち下がりに
同期したラッチ回路の出力とを論理的に選択して、（２
ｎ＋１）／２分周（ｎは自然数）の信号を出力する信号
選択回路とを備えたことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363591A JPH04368019A (ja) | 1991-06-15 | 1991-06-15 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363591A JPH04368019A (ja) | 1991-06-15 | 1991-06-15 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368019A true JPH04368019A (ja) | 1992-12-21 |
Family
ID=15343350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14363591A Withdrawn JPH04368019A (ja) | 1991-06-15 | 1991-06-15 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368019A (ja) |
-
1991
- 1991-06-15 JP JP14363591A patent/JPH04368019A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |