JPH04368020A

JPH04368020A - 周波数シンセサイザ

Info

Publication number: JPH04368020A
Application number: JP3169156A
Authority: JP
Inventors: Yoshiaki Tarusawa; 芳明垂澤; Yasushi Yamao; 泰山尾
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1991-06-14
Filing date: 1991-06-14
Publication date: 1992-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型，低消費電力かつ
高速に周波数が切り換えられる周波数シンセサイザの構
成に関し、特に移動通信用無線装置の局部発振器へ適用
可能な周波数シンセサイザに関する。

【０００２】

【従来の技術】移動通信用の無線装置は、複数の異なる
周波数で送受信を行うため、内部の局部発振器に周波数
シンセサイザを使用している。この周波数シンセサイザ
は図１２に示すような位相同期ループ（以下、ＰＬＬ）
を構成している。電圧制御発振回路（以下、ＶＣＯ）の
出力周波数は入力の直流電圧（制御電圧）にしたがって
変化する。移動通信等に使用する局部発振器はＰＰＭオ
ーダーの周波数安定度を必要とするが、ＶＣＯ単体でこ
のような周波数安定度を実現するのは困難である。これ
を安定化するために、ＰＬＬを構成して出力周波数の安
定度を基準発振器の安定度まで高めている。この周波数
シンセサイザの出力周波数は、可変分周回路の分周比Ｎ
により切り換えられる。ＰＬＬは基準発振回路の出力周
波数ｆｒｅｆと可変分周回路の出力周波数ｆ０／Ｎとが
等しくなるように動作するので、

【０００３】

【数１】

【０００４】

【数２】

【０００５】となる。分周比は整数であるから、出力周
波数ｆｒｅｆの間隔で設定できる。このような周波数シ
ンセサイザを移動無線用通信装置に搭載するためには回
路の小型化が重要となる。このため、回路の集積化を容
易に行えるように、位相比較回路や可変分周回路はディ
ジタル回路で実現されている。このように、従来使用さ
れている位相比較回路はディジタル回路で実現されてい
るが、検出した位相差をパルス幅に比例して出力するよ
うな半アナログ的なものである。その動作例について図
１３に示す。可変分周回路出力信号が基準発振回路出力
信号に比べて遅れている場合、位相比較回路はその位相
差に比例したパルス幅の遅れ信号Ｄを出力する。また、
可変分周回路出力信号が基準発振回路出力信号に比べて
進んでいる場合は、位相比較回路はその位相差に比例し
たパルス幅の進み信号Ｕを出力する。このように検出し
た位相差を図１４に示すようなループフィルタに加え、
このループフィルタ出力をＶＣＯの制御電圧としていた
。このように従来の位相比較回路は、半アナログ的な動作
であるため、後段に接続されるループフィルタはアナロ
グ回路で実現されている。したがって、ループフィルタ
を含めた回路のディジタル化が困難となる。

【０００６】一方、移動通信用の無線装置において、無
線周波数を高速で切り換える必要性が近年高まってきて
いる。このため、周波数シンセサイザの周波数の高速切
換が必要となっている。上記したように、周波数シンセ
サイザはＰＬＬによる負帰還ループを構成しているので
、希望周波数に切り換えるためにはループの特性に依存
した一定の切換時間を必要とする。図１２の構成で、移
動通信用の８００ＭＨＺ帯シンセサイザを設計すると、
周波数を２５ＭＨＺ切り換えるための切換時間は約２０
ｍｓとなる。しかし１ｍｓ以下の周波数切換時間を要求
されるシステムも具体化しつつある。このような周波数
切換の高速化を図るため、従来、図１５に示すようなシ
ンセサイザが提案されている（特願昭６３−２１８５８
６号）。このシンセサイザは、Ａ／Ｄ変換回路，Ｄ／Ａ
変換回路及び設定回路と図１２のＰＬＬ回路から構成さ
れる。さらに設定回路は、電圧設定回路と分周比設定回
路とから構成され、マイクロプロセッサやＲＯＭ，ＲＡ
Ｍ等のディジタル回路で実現される。このシンセサイザ
の周波数切換は、分周比Ｎの変更と同時にＤ／Ａ変換回
路からＶＣＯの制御電圧をプリセットする。プリセット
する電圧は、希望周波数に相当するＶＣＯ制御電圧であ
るため、周波数切換に伴いループフィルタの出力電圧は
変化しない。したがって周波数を高速に切り換えること
ができる。

【０００７】図１５の構成で分周比設定回路は、外部か
ら周波数データを入力すると、その周波数に相当する分
周比Ｎを可変分周回路に設定する。また、電圧設定回路
は、外部からの周波数データを入力すると、ＶＣＯにプ
リセットすべき制御電圧データをＤ／Ａ変換回路に設定
する。或る周波数ｆに対応するＶＣＯの制御電圧ＶＣ（
ｆ）は、Ｄ／Ａ変換回路からのプリセット電圧をＶＰＲ
ＳＴ、ＰＬＬ回路の制御電圧をＶＰＬＬとすると、

【０
００８】

【数３】

【０００９】となり、ＶＰＬＬは周波数にかかわらず一
定となる。このように、ＶＣＯの制御電圧をＤ／Ａ変換
回路を使用してＰＬＬ回路に設定すれば、ＶＣＯの制御
電圧対出力周波数特性が変化しない限り、出力周波数の
変更にかかわらずループフィルタの出力電圧ＶＰＬＬは
変わらない。しかし、周辺温度が大きく変動するとＶＣ
Ｏの出力周波数対制御電圧特性が変化する。このため、
Ｄ／Ａ変換回路でＶＣＯの制御電圧をプリセットしても
、ループフィルタの出力電圧は周波数にかかわらず一定
とならず、ＶＰＬＬは周波数に依存するのでＶＰＬＬ（
ｆ）となる。この場合、周波数切換に伴いループフィルタ出力電圧が
変化することになり、周波数切換が高速に行えなくなる
。これを防止するために、電圧設定回路は、Ａ／Ｄ変換
回路を用いてＶＣＯの出力周波数対制御電圧特性を監視
する。電圧設定回路は、Ａ／Ｄ変換回路を用いてループ
フィルタ出力電圧の変化を読み込み、この結果によりＤ
／Ａ変換回路に設定すべきデータを修正し、常に高速に
周波数を切り換えられるようにする。このようなＶＣＯ
の出力周波数対制御電圧特性の変化に対する補償方法は
既に特願平１−２７３７７３号に示されている。このよ
うにＰＬＬ回路にＶＣＯの制御電圧をプリセットするプ
リセット回路を設ければ、周波数が高速に切り換えられ
る。しかし、Ａ／Ｄ変換回路とＤ／Ａ変換回路の変換特
性に相違があると、その差はＶＣＯ特性変動の補償誤差
となり、広い温度範囲で高速に周波数が切り換えられな
くなる。また、小型化や低消費電力化を考慮するとプリ
セット回路の回路規模を小さくすることが望ましい。

【００１０】

【発明が解決しようとする課題】移動通信用無線装置に
搭載される周波数シンセサイザは、小型でなければなら
ない。このため、集積化が容易な回路構成としなければ
ならないが、従来は主要な回路がディジタル化できない
ので、集積化が難しく装置を小型に構成できないという
欠点があった。また、周波数切換時間の短縮は、従来、
図１５に示すような構成で実現されているが、Ａ／Ｄ変
換回路とＤ／Ａ変換回路とで変換特性に差を生じると、
ＶＣＯ特性変動が高精度で補償できないという欠点があ
った。さらに、周波数切換の高速化に伴って回路規模が
増大し、装置を低消費電力化できないという欠点があっ
た。

【００１１】

【課題を解決するための手段】上述の課題を解決するた
め、位相比較回路をカウンタ回路とラッチ回路とにより
構成してディジタル化するとともに、その後段に接続さ
れるループフィルタもディジタル回路で構成するように
したものである。

【００１２】

【作用】したがって、従来の周波数シンセサイザの主要
回路である位相比較回路及びループフィルタがディジタ
ル化されるため、従来、使用されていたＡ／Ｄ変換回路
が不要となる。この結果、Ａ／Ｄ変換回路とＤ／Ａ変換
回路との間の変換特性の差に起因するＶＣＯ特性変動の
補償誤差を無くすることができ、温度変動によりＶＣＯ
の特性が変動しても常に高速の周波数切換が可能となる
。

【００１３】

【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。図１２の従来例と異なる点は位相比較回路をカウンタ回
路とラッチ回路１とで構成し、この後段に接続するルー
プフィルタをディジタル化している点である。また、デ
ィジタルループフィルタ出力をＶＣＯの制御電圧とする
ため、Ｄ／Ａ変換回路をディジタルループフィルタの後
段に接続している。なお、可変分周回路は従来と同様で
ある。以下にディジタル位相比較回路を中心に各回路の
動作を説明する。位相比較回路は、従来においてもディ
ジタル化されたものが一般的に使用されている。しかし
、位相差をパルス幅で表す半アナログ的な構成であった
。これに対し、図１に示す本構成のディジタル位相比較
回路は、カウンタ回路と第１のラッチ回路とから構成さ
れる。カウンタとして８ビットのカウンタを使用した場
合のディジタル位相比較回路の動作を図２に示す。カウ
ンタは、基準発振回路の出力パルスをカウントし、その
カウント結果を８ビットのパラレルデータとして出力す
る。図２の鋸波状の信号は、８ビットのカウント値を表
しており、厳密に表現するならば基準発振回路の出力パ
ルスに同期した階段状の鋸波となっている。カウント値
の最大値は８ビットデータであるから「２５５」であり
、入力パルスの数が「２５５」を越えると「０」に戻る
。また、カウンタのカウント値が「０」から「２５５」
を一巡する繰り返し周期１／ｆｒｅｆは、基準発振回路
の出力周波数をｆＣＬＫ、カウンタのビット数をｍとす
ると、

【００１４】

【数４】

【００１５】となり、これは図１２に示したシンセサイ
ザのｆｒｅｆに相当する。図２の例では８ビットカウン
タの値は、オフセットバイナリで位相を表しており、こ
れが＋πｒａｄから−πｒａｄの位相に相当する。図２
は位相同期状態における可変分周回路出力とカウンタ出
力値であるところの基準位相φｒｅｆを表している。回
路全体は、可変分周回路出力の立ち上がりが基準位相０
ｒａｄに一致するような負帰還ループとなっている。デ
ィジタル位相比較回路のカウント値であるところの基準
位相φｒｅｆと可変分周回路出力との位相差検出は、可
変分周回路出力（Ｌａｔｃｈ１）でカウンタ回路のカウ
ント値をラッチすることにより行う。本構成のＰＬＬ回
路の同期過程は、従来のシンセサイザと同様であり、デ
ィジタルループフィルタに積分要素を加えれば、ＰＬＬ
回路は２次系として振る舞い、定常状態において可変分
周回路出力の立ち上がりは基準位相０ｒａｄと一致する
。定常状態における周波数ｆ０は、

【００１６】

【数５】

【００１７】のように表せる。以上に述べたディジタル
位相比較回路の出力は、ディジタルループフィルタに加
えられる。ディジタルループフィルタを周波数領域で図
１４のアナログループフィルタと同様の周波数特性に設
計すれば、図１のＰＬＬ回路は図１２の従来例と同様に
動作する。なお、ディジタルループフィルタの実現方法
は次の第２の実施例において詳細に説明する。以上の説
明のように本実施例により、ＶＣＯと基準発振回路を除
く部分を全てディジタル化することができる。一方、従
来のアナログループフィルタ内部のコンデンサは、マイ
クロファラッド程度にしなければならないのでＩＣ化に
よる小型化は困難である。

【００１８】次に第２の実施例について説明する。この
第２実施例は、ディジタルループフィルタ回路に必要な
タイミング信号の供給方法に関するものであり、その構
成を図３に示す。図１と異なる点は、可変分周回路の後
段にタイミング回路を設け、この回路がディジタル位相
比較回路，ディジタルループフィルタ回路にラッチ信号
を供給している。次に、ディジタルループフィルタの実
現方法をアナログ形のループフィルタと対比して説明す
る。従来、ＰＬＬ周波数シンセサイザで用いられている
アナログ形のループフィルタは、図１４のような構成で
あり、この伝達関数Ｆ（ｓ）は、低周波領域では無限大
となり、高周波領域ではＲ１／Ｒ２となる一定の値とな
り、

【００１９】

【数６】

【００２０】のように表せる。ディジタルループフィル
タ回路は、これと同様の周波数特性を有するように実現
する。ディジタルループフィルタ回路の実施例を図４に
示す。フィルタ入力信号の積分は、ディジタル加算回路
２とラッチ回路２とにより行う。また、フィルタの高周
波域の利得を得るために、ディジタル加算回路３は、積
分結果であるラッチ２の出力とフィルタ入力信号とを加
算して出力する。さらに、第１，第２の重み回路は、入
力値をそれぞれＫ１倍，Ｋ２倍する回路である。このフ
ィルタの伝達関数Ｆ（ｓ）は、第２のラッチ回路のラッ
チ周期をｆｌａｔｃｈ２とすれば、

【００２１】

【数７】

【００２２】のように表せる。したがってＫ１，Ｋ２，
ｆｌａｔｃｈ２を適当に選べば、アナログ形のフィルタ
と同様の特性を実現できる。なお、ラッチ３はディジタ
ル加算回路３の桁上げ信号伝搬時間中における不確定な
信号の出力を避けるために設けてある。タイミング回路
は、位相比較回路と上記のループフィルタにラッチ信号
を供給する。これらラッチ信号のタイミングの一例を図
５に示す。タイミング回路は、可変分周回路の出力信号
の立ち上がりを検出して、この直後にＬａｔｃｈ１の立
ち上がりにより位相をラッチする。次に、ループフィル
タにＬａｔｃｈ２を出力して積分を行い、最後に確定し
たループフィルタ出力をＬａｔｃｈ３でラッチする。図
５の例において、Ｌａｔｃｈ２のラッチ周期ｆｌａｔｃ
ｈ２は可変分周回路出力周波数と同じになっているが、
ｆｌａｔｃｈ２は適当な値に選ぶことができる。したが
って、ディジタルループタイミングはＫ１，Ｋ２，ｆｌ
ａｔｃｈ２を可変してその特性を適当に設定できる。以
上のようなタイミング回路を設ければ図４のようなディ
ジタルループフィルタを使用してＰＬＬを構成できる。

【００２３】次に、第３の実施例について説明する。こ
の実施例はＰＬＬ周波数シンセサイザにおける周波数切
換の高速化に関するものである。この例を図６に示す。本構成が図１５の従来例の高速切換周波数シンセサイザ
と異なる点は、ＰＬＬ回路をディジタル化したため、電
圧設定回路入力に設けていたＡ／Ｄ変換回路を削除して
いる。また、ディジタル加算回路を使用してＶＣＯ制御
電圧をプリセットしている。本実施例において周波数を
高速に切り換えるためには、図１５に示した従来の高速
切換周波数シンセサイザと同様に、可変分周回路の分周
比Ｎの変更と同時にＶＣＯ制御電圧をプリセットする。従来は、電圧設定回路出力とループフィルタ出力をアナ
ログの加算回路で加算してその加算出力をＶＣＯ制御電
圧としているが、本実施例では、プリセット回路にＤ／
Ａ変換回路を持たず、電圧設定回路出力のディジタル値
をディジタル加算回路を用いてディジタルループフィル
タ出力と加算し、その加算結果をＤ／Ａ変換回路でＶＣ
Ｏ制御電圧に変換する。ＶＣＯ制御電圧ＶＣは、電圧設
定回路出力をＶＰＲＳＴ（ｆ），ディジタルループフィ
ルタ出力をＶＰＬＬとすれば、

【００２４】

【数８】

【００２５】と表される。したがって、希望周波数に相
当したＶＰＲＳＴ（ｆ）を設定すれば、出力周波数にか
かわらずＶＰＬＬは一定であり、高速に周波数を切り換
えることができる。また、ＶＣＯの出力周波数対制御電
圧特性の変動を監視するため、電圧設定回路はループフ
ィルタ出力ＶＰＬＬを監視しなけばならない。従来の高
速切換周波数シンセサイザの電圧設定回路はＡ／Ｄ変換
回路を使用してループフィルタ出力を監視しているのに
対し、本実施例ではループフィルタ出力がディジタル量
であるため、電圧設定回路はＡ／Ｄ変換回路を使用しな
いでループフィルタ出力を監視する。

【００２６】次にこのシンセサイザの第４の実施例を図
７に示す。上記第３実施例と異なる点は、ディジタル加
算回路１の出力を電圧設定回路に入力していることであ
る。第３実施例で説明したように、ＶＣＯの制御電圧対
出力周波数の変化は、ディジタルループフィルタ出力Ｖ
ＰＬＬの測定により監視する。この監視はディジタル加
算回路出力を測定しても同様に行える。ただし、この場
合、ディジタル加算回路出力はＶＣＯの制御電圧ＶＣと
なるので、ＶＰＬＬは、

【００２７】

【数９】

【００２８】のように、測定値であるＶＣ（ｆ）から電
圧設定回路出力であるＶＰＲＳＴ（ｆ）を差し引く必要
がある。次にこのシンセサイザの第５の実施例を図８に
示す。この実施例は上記第３実施例において、可変分周
回路出力にタイミング回路を挿入した構成である。そし
てタイミング回路は、可変分周器出力の立ち上がり、ま
たは立ち下がりを検出してディジタル位相比較回路とデ
ィジタルループフィルタにラッチ信号を供給する。この
タイミング回路の動作は第２実施例と同様に行えば良い
。

【００２９】次にこのシンセサイザの第６の実施例を図
９に示す。上記第５実施例と異なる点は、ディジタル加
算回路１の出力を電圧設定回路に入力していることであ
る。ディジタルループフィルタ出力ＶＰＬＬの算出は第
３実施例と同様に行えば良い。

【００３０】次にこのシンセサイザの第７の実施例を図
１０に示す。本実施例は、図６の実施例にリセット制御
回路を付加した構成である。上記したように、周波数を
高速で切り換えるために、図６の実施例は可変分周回路
の分周比の設定と同時に、電圧設定回路がＤ／Ａ変換回
路にＶＣＯの制御電圧をプリセットする。しかし、次に
述べる理由により周波数切換時に出力周波数が変動する
。

【００３１】周波数切換時には、Ｄ／Ａ変換回路にＶＣ
Ｏの制御電圧を設定するが、Ｄ／Ａ変換回路は、入力デ
ータをセットしてからこれをアナログ電圧値に変換する
ために時間を必要とする。この時間は、通常、基準周波
数ｆｒｅｆに比べて短く、出力周波数はこの時間で希望
周波数に到達する。しかし、時間により可変分周回路出
力の位相が微妙に変化する。この位相差を生じると、Ｐ
ＬＬはこれを修正するため、出力周波数が変動してしま
う。この位相差は分周比に比例して大きくなる。特に移
動通信の場合分周比は３００００以上と大きいため、周
波数切換時の位相差が問題となる。

【００３２】この問題を解決するため、リセット制御回
路を設けて周波数切換時に可変分周回路をリセットする
。図１０において、リセット制御回路は、ゼロ位相検出
回路とパルス発生回路とからなる。次に周波数切換時の
タイミングを図１１に示す。周波数をｆ１からｆ２へ切
り換える場合、分周比ＮとＤ／Ａ変換回路出力電圧ＶＰ
ＲＳＴの設定と同時に、リセット制御回路は可変分周回
路にリセット信号を送出する。この例で、可変分周回路
のリセットは、リセット信号の「Ｈ」レベルで初期状態
にリセット、「Ｌ」レベルでリセット解除となり初期状
態から動作を開始する。図１１において、リセット信号
が「Ｈ」レベルから「Ｌ」レベルへ変化する時刻は、基
準信号の位相φｒｅｆがゼロになる時刻に同期させる。このように、リセット信号をφｒｅｆに同期させれば、
周波数切換時に可変分周回路出力信号と基準信号φｒｅ
ｆの位相差をゼロにできる。

【００３３】図１０のリセット制御回路において、ゼロ
位相検出回路はφｒｅｆのゼロを検出する回路である。このような位相の検出は、例えばマグニチュードコンパ
レータを使用すれば良い。また、位相を図１１に示すよ
うなオフセットバイナリで表した場合は、最上位ビット
が「０」から「１」に立ち上がる時刻を検出するように
しても良い。パルス発生回路は、ゼロ位相検出回路の検
出結果を得て出力信号を「Ｈ」から「Ｌ」にすれば図１
１に示すリセット信号を発生できる。このように、リセ
ット制御回路を設ければ、周波数切換時の位相変動に起
因する周波数変動を抑えることができ、周波数を高速に
切り換えることができる。

【００３４】

【発明の効果】以上説明したように、本発明は、周波数
シンセサイザの主要回路をディジタル化したので、ＩＣ
化による回路の小型化を実現できる。また、従来、Ａ／
Ｄ変換回路を使用していたが、ディジタル化に伴いＡ／
Ｄ変換回路を不要にできる。これにより、Ａ／Ｄ変換回
路とＤ／Ａ変換回路の変換特性の差に起因するＶＣＯ特
性変動の補償誤差を無くすることができる。また、周波
数切換の高速化に伴う回路規模の増大を抑制でき、した
がって消費電力の低減が可能となる。このように、本発
明に係る周波数シンセサイザは、小型かつ低消費電力化
を必須とし、かつ高速の周波数切換を必要とする移動通
信用無線装置に好適である。また、移動通信用無線装置
は、温度等の劣悪な環境下で使用されることが多く、こ
のような場合においても安定した動作を行うことができ
る。

【図面の簡単な説明】

【図１】本発明に係る周波数シンセサイザの一実施例を
示すブロック図である。

【図２】上記周波数シンセサイザを構成する位相比較回
路の動作を示すタイミングチャートである。

【図３】上記周波数シンセサイザの第２実施例を示すブ
ロック図である。

【図４】上記周波数シンセサイザを構成するディジタル
ループフィルタのブロック図である。

【図５】上記周波数シンセサイザの各部の動作を示すタ
イミングチャートである。

【図６】上記周波数シンセサイザの第３実施例を示すブ
ロック図である。

【図７】上記周波数シンセサイザの第４実施例を示すブ
ロック図である。

【図８】上記周波数シンセサイザの第５実施例を示すブ
ロック図である。

【図９】上記周波数シンセサイザの第６実施例を示すブ
ロック図である。

【図１０】上記周波数シンセサイザの第７実施例を示す
ブロック図である。

【図１１】上記周波数シンセサイザのリセット制御回路
の動作を示すタイミングチャートである。

【図１２】従来の周波数シンセサイザのブロック図であ
る。

【図１３】従来の周波数シンセサイザを構成する位相比
較回路の動作を示すタイミングチャートである。

【図１４】従来の周波数シンセサイザを構成要素である
アナログループフィルタの回路図である。

【図１５】従来の高速切換周波数シンセサイザのブロッ
ク図である。

【符号の説明】

１　　　　基準発振回路４　　　　電圧制御発振回路（ＶＣＯ）５　　　　可変
分周回路１５　　　　カウンタ回路１３　　　　電圧設定回路１４　　　　分周比設定回路１６，２３，２５　　　　ラッチ回路１７　　　　ディジタルループフィルタ１８　　　　Ｄ
／Ａ変換回路１９　　　　タイミング回路２０，２１　　　　重み付け回路２２，２４，２６　　　　加算回路２７　　　　ゼロ位相検出回路２８　　　　パルス発生回路

Claims

【特許請求の範囲】

【請求項１】　　電圧制御発振回路の発振信号の位相を
基準発振回路の出力信号の位相に同期させる位相同期ル
ープを有する周波数シンセサイザにおいて、予め指定さ
れた分周比で前記電圧制御発振回路の発振信号を分周す
る可変分周回路と、前記基準発振回路の出力信号パルス
を数えるカウンタ回路と、該カウンタ回路のカウント値
を前記可変分周回路の出力信号で保持するラッチ回路と
、該ラッチ回路の出力データを時間と共に変化させるデ
ィジタルループフィルタ回路と、該ディジタルループフ
ィルタ回路の出力をアナログ電圧値に変換しこのアナロ
グ電圧値を前記電圧制御発振回路の制御電圧とするＤ／
Ａ変換回路とを具備し、前記位相同期ループを構成する
ようにしたことを特徴とする周波数シンセサイザ。
【請求項２】　　電圧制御発振回路の発振信号の位相を
基準発振回路の出力信号の位相に同期させる位相同期ル
ープを有する周波数シンセサイザにおいて、予め指定さ
れた分周比で前記電圧制御発振回路の発振信号を分周す
る可変分周回路と、前記基準発振回路の出力信号パルス
を数えるカウンタ回路と、該カウンタ回路のカウント値
を前記可変分周回路の出力信号で保持するラッチ回路と
、該ラッチ回路の出力データを時間と共に変化させるデ
ィジタルループフィルタ回路と、該ディジタルループフ
ィルタ回路の出力を一方の入力とするディジタル加算回
路と、該ディジタル加算回路の出力をアナログ電圧値に
変換しこのアナログ電圧値を前記電圧制御発振回路の制
御電圧とするＤ／Ａ変換回路と、希望発振周波数に相当
する電圧制御発振器制御データを出力しこの電圧制御発
振器制御データを前記ディジタル加算回路の他方の入力
に加える電圧設定回路と、前記希望発振周波数に相当す
る前記可変分周回路の分周比を生成する分周比設定回路
とを具備し、前記電圧制御発振回路における制御電圧と
発振周波数との関係の変化を、前記電圧設定回路が前記
ディジタルループフィルタ回路の出力の変化として検出
し、この検出結果を参照して該電圧設定回路の出力を修
正するようにしたことを特徴とする周波数シンセサイザ
。
【請求項３】　　請求項２記載の周波数シンセサイザに
おいて、前記カウンタ回路の出力信号における唯一の特
定信号を検出して前記可変分周回路をリセットする機能
を有するリセット制御回路を具備し、周波数切換時に前
記可変分周回路の分周比と前記Ｄ／Ａ変換回路に設定さ
れる制御電圧とを設定すると共に、前記リセット制御回
路の出力するリセット信号により前記可変分周回路をリ
セットするようにしたことを特徴とする周波数シンセサ
イザ。