JPH0436852A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、仮想記憶またはアドレス変換機構を備えたコ
ンピュータ・システムにおいてＤＭＡデータ転送を制御
する装置に関する。

［従来の技術］ 仮想記憶システムにおいては、第３図に示すように、ユ
ーザかプログラムを記述するための仮想のメモリ空間（
Ａ）と、実際の記憶装置で得られる実メモリ空間（Ｂ）
とがあって、これらのメモリ空間（Ａ）、（Ｂ）は互い
にページ！１１４位（例えば１８にバイトのメモリ会ブ
ロック）で対応づけられる。通常、仮想メモリ空間（Ａ
）内で連続的に配置されたページＰＯ，Ｐ１．．Ｐ２．
・・・・は、実メモリ空間（Ｂ）内ではランダムに配置
される。そして、仮想メモリ空間（Ａ）　、１−のアド
レスは、ＣＰＵの実行段階でアドレス変換機構により実
メモリ空間（Ｂ）　ｌのアドレスに変換される。

このようなシステム環境ドにおいて、りＭＡ（ランダム
・メモリ・アクセス）によるデータ転送を行う場合、第
４図に示すように、プログラム（仮想メモリ空間（Ａ）
）−Ｊ−では連続したページＰ　＋、Ｐ　ｊ、・・・・
にわたってデータ転送のメモリアクセスを行うように規
定していても、実際（実メモリ空間（Ｂ））上は不連続
なベーンＰ　Ｉ　＋　Ｐ　ｊ’＋　・・・・にまたがっ
てデータ転送のメモリアクセスが行われることか多い。

このようなりＭＡデータ転送を行うための従来の制御装
置は、実メモリ空間（Ｂ）に対するメモリ・アドレスを
生成するためのアドレス・カウンタを備え、１ページ（
Ｐｌ′）分のメモリアクセスか終ｒするといったんＤ　
Ｍ　Ａデータ転送を打ち切って、その旨をＣＰＵに知ら
せ、ＣＰＵに次のベーン（Ｐｊ’）のアドレス初期値Ａ
Ｊ゛を該アドレス中カウンタにセットさせるとともにデ
ータ転送要求元の再設定をさせるようにしていた。

［発明か解決しようとする課題］ し、かじ、」二重のように１ページ分のメモリアクセス
か終了する度毎にデータ転送を打ち切りＣＰ、。

Ｕに設定処理を行わせるのでは、ＤＭＡデータ転送の速
度の低下を来すたけてなく、ＣＰＵの負担を重＜シ、ス
ループットの低−ドを招いていた。

本発明は、かかる問題点に鑑みてなされたもので、仮想
記憶またはアドレス変換機構を備えたコンピュータ・シ
ステムにおいてＣＰＵに負（１１をかけずに高速なデー
タ転送を可能きするＤ　Ｍ　Ａ制御−３＝ ＝　４ 装置を提供することを目的とする。

［課題を解決するための手段］ ｌ−記の目的を達成するため、本発明のＤＭＡ制御装置
は、記憶装置内にページ中位でランダムなアドレスに配
置された記憶領域についてｌ）　Ｍ　Ａによるデータ転
送を制御するためのＩ）　Ｍ　Ａデータ転送制御装置に
おいて、ページ内のアドレスを下位メモリ・アドレスと
して生成するアドレス・カウンタと、ＤＭＡデータ転送
でアクセスされるべき複数のページのアドレスをそれぞ
れ保持する複数のレジスタと、これら複数のレジスタよ
りそれぞれ与えられるページ・アドレスを所定の順序で
択一的に選択してそれを−１−位メモリ・アドレスとし
て出力する］二位メモリ・アドレス選択手段とを具備す
る構成とした。

また、少ない個数のレジスタで多数のページをアクセス
するＤＭＡデータ転送に対応するため、アドレス中カウ
ンタが１ページ分のアドレスを出力し終えると、それを
検出し、ＣＰＵに新たなぺ一ノ・アドレスを所定のレジ
スタにロードすべきことを知らせる手段を備える構成と
した。

また、レジスタに保持されているページ・アドレスが全
部無効（使用済み）の時のＤＭＡデータ転送を防止する
ため、それぞれのレジスタに格納すしているページ・ア
ドレスの各々が使用済みか否かを示すフラグ働ビｙ）を
格納する上位アドレス・フラグ・レジスタと、この」二
位アドレスΦフラグ・レジスタのフラグ・ビットに基づ
いて全てのページ・アドレスか使用済みである時はデー
タ転送要求元からの要求をマスクする手段を備える構成
とした。

［作用］ 例えば、１ページが１６　Ｋバイトで、記憶装置の実メ
モリ空間が１６Ｍバイトの場合、このメモリ空間内のペ
ージ数、すなわちページ・アドレス数はＩＫ（１０２４
）である。

ソフトウェア−１一連続する複数のページＰ　ｉ、Ｐ　
Ｌ・・・ＰｑにわたってＤ　Ｍ　Ａデータ転送を行う場
合、＝　６− それらのページに対応する実メモリ空間上の複数のベー
ンＰ　＋　’、Ｐ　Ｊ　’１曲Ｐｑ′のアドレス（通常
、連続せす、ランダムに配置されている）がページ・テ
ーブル等より得られる。

これらのページ・アドレスは、ＣＰＵより本発明の制御
装置の複数のレジスタにそれぞれロードされる。しかし
て１．Ｉ）ＭＡによるデータ転送を行う時、上位メモリ
書アドレス選択手段かアクセスすべきページＰｘｌのペ
ージΦアドレスを保持している１／シスタを逐次選択し
、それを」１位アドレスとしてメモリに与える。一方、
アドレス・カウンタは、ページ内のアドレスをド位メモ
リーアドレスとして生成し、それをメモリに与える。−
上位アドレスの切替と下位アドレスの発生周期は同期し
アドレス・カウンタが１ページ分のアドレス（下位アド
レス）を発生し終えると、上位アドレス選択手段が１−
位アドレス（ページ・アドレス）を次の１−位アドレス
に切り替え、アドレス・カウンタは再び１ページ分のア
ドレスを初期値から発生し始める。

このように、本発明の制御装置では、ＤＭＡデータ転送
に使用すべきページのアドレスを予めレジスタに保持し
ておき、それらを所定の順序で択一的に選択して−Ｌ上
位アドレス出力すると同時にアドレス・カウンタより下
位アドレスを各ページ毎に周期的に出力するようにした
ので、不連続な記憶領域についてのｉ）　Ｍ　Ａデータ
転送でも、ページ間で中断なく連続的・高速にデータ転
送を行うことができ、そのうえＣＰＵには負担をかけな
いためスループットを−１−げることかできる。

また、アドレス・カウンタが１ページ分の下位アドレス
の出力を終わる度に（すなわち１ページ分のアクセスか
終ｒする度に）、ＣＰＵに新たな（後続の）ページ・ア
ドレスをレジスタにロードすべきことを知らせることで
、レジスタの保持するページ・アドレスを更新すること
か可能で、これにより不連続な多くのページにわたるＤ
　Ｍ　Ａ転送にも対処することかできる。

また、−上位アドレス・フラグ・し７スタを設けてその
フラグ内容から、レジスタに格納されてい−７＝ るベーン・アドレスの全部が無効になっている時は転送
要求元からの転送要求をマスクすることで誤動作を防止
し、Ｄ　Ｍ　Ａ制御の信頼性を砿保することができる。

［実施例］ 以ド、第１図および第２図を参！（（イして本発明の実
施例によるＤＭＡ制御装置を説明する。

先ず、第２図に示すように、この実施例のＤ　ＭＡ制御
装置１０は、共通のアドレス嗜バス１２゜データ・バス
１４を介してＣＰＵ１６．　　メモリ１８および転送要
求元の周辺装置（例えばフロッピーディスク会ドライブ
）２０に接続されるとともに、個別的に、ＣＰＵ１ｆ３
との間に制御線５０゜５２が、周辺装置２０との間に制
御線５４１５Ｂが配線される。このコンピュータ・シス
テムにおいて、ＤＭＡ制御装置１０は、メモリ１８から
周辺装置２０へ、または反対に周辺装置２０からメモリ
１８へＤＭＡによるデータの転送を行うときにＣＰＵ１
６に代わってメモリ１８にアドレス信号を′ｊえる。

このコンピュータ・システムでは、仮想記憶機構が採ら
れ、例えばメモリ１８の実メモリ空間は１６Ｍバイト、
１ぺ−７は１６にバイトである。

したかって、アドレス信号は２４ビツトで、その中の」
二位１０ビットがページの（先頭）アドレスを与え、ド
位１４ビットがページ内アドレスを与える。後述するよ
うに、Ｉ）ＭＡ制御装置１０は、それらの１−位アドレ
ス（１０ビツト）と下位アドレス（１４ビツト）を別々
に生成し、両者を合わせて２４ビツトのアドレス信号と
する。

第１図は、このＤ　Ｍ　Ａ制御装置１０の要部の具体的
回路構成例を示す。

互いに並列的に設けられたＮ個のページ−アドレス・レ
ジスタＲＧＯ，ＲＧ１．・・・・ＲＧｎ−１は、それぞ
れの入力端子がＣＰＵＩＥｆに接続されるとともに、そ
れぞれの出力端子が上位アドレス・セレクタ３０の入力
端子に接続される。

これらのページ・アドレス・レジスタには、各Ｄ　Ｍ　
Ａデータ転送で使用されるべき（アクセスされるべき）
実メモリ空間のページのそれぞれのページ・アドレス（
１０ビツト）かＣＰＵ１ｅより酊込制御信号ＷＲのアク
ティブ状態下でロードされる。その際、各ページの使用
（アクセス）順序に合わせて、レジスタＲＧＯ，ＲＧＩ
、・・・・ＲＧｎ−１の順にベーン拳アドレスがロード
される。したがって、使用されるページの個数をＭとす
ると、Ｍ＞Ｎ（ページ・アドレス・レジスタの個数）の
ときは後尾のレジスタ（ＲＧｎ−１等）が余り、Ｍ＜Ｈ
のときはｌノジスタが足りなくなる。しかし、この後者
の場合は、後述するような制御によって、先頭のレジス
タＲＧＯ，ＲＧＩ、・・・・が使用済みになり次第、そ
こに後続の新たなページ・アドレスがロードされるよう
になっている。

また、各ベーン・アドレス・レジスタＲＧｉにベーン拳
アドレスをロードする度、ＣＰＵ１６はそのレジスタＲ
Ｇ＋に対応する上位アドレス・フラグ−レジスタ３２の
フラグ・ビットを立てる（“１”にする）ようになって
いる。このフラグ・レジスタ３２は、ページのアドレス
・レジスタＲＧｏ、ＲＧＩ、−ＲＧｎ−１の個数（Ｎ）
に対応してＮビット容量を有している。

１−４位アドレス・セレクタ３０は、ページ・アドレス
・レジスタＲＧＯ，ＲＧＩ、・・・・より受けたベーン
・アドレスの中から、Ｉ）ＭＡデータ転送の進行に合わ
せていずれか１つを選択し、それを２４ビ・ノドアドレ
ス信号の」１位アドレス（１０ビ・ソト）としてアドレ
ス・バス１．２．１：に出力する。本実施例では、Ｌ記
のようにＤＭＡの使用（アクセス）順に各ページのアド
レスかレジスタＲＧ　Ｏ、ＲＧ　Ｉ　、・・・・に保持
されるので、■―位アドレスφセレクタ３０ではレジス
タＲＧＯ，ＲＧＩ、・・・・の順に切り替えることにな
る。この切替のンーケンスおよびタイミングは、後述す
るように、−１−位アドレス・コントローラ３６によっ
て制御される。

下位アドレス・カウンタ３４は、１ページ分のアトＬ／
ス、すなわち下位アドレス（１４ビツト）を周期的に生
成するアドレス・カウンタである。

このカウンタ３４からの下位アドレスは、アドレス・バ
ス１２１−に１七力されるとともに、」１位アトレス・
コントローラ３６に与えられる。

−１−位アドレス会コントローラ３６は、下位アドレス
が１ページ分の最終値（ｉｔ　Ｏｎもしくは“１６Ｋ”
“）に達すると、それを検出し、上位アドレス・セレク
タ３０に切替信号ＳＷを与える。セレクタ３０は、その
切替（、；　Ｓ；ＳＷを受けると、ベーン拳アドレスΦ
レジスタＲＧ＋を次のレジスタＲＧ　ｊ＋Ｉに切り替え
る。これにより、」−位アドレスが次のページの先頭ア
ドレスの値に切り替わる。

この相前後する２つのページがメモリ空間で不連続な場
合、−上位アドレスは前のページの終端のアドレスから
後のページの先頭アドレスにジャンプすることになる。

さらに、コントローラ３６は、上位アドレスが１ページ
分出力されたこと、すなわち１ページ分のアクセスが終
了したことで、その使用済み（アクセス済み）になった
ページ・アドレス命レジスタＲＧ＋につき−上位アドレ
ス−フラグ−レジスタ３２の対応フラグ・ビットを“０
”に倒す。そして、当該ＤＭＡデータ転送で使用される
ページの個数Ｍに対してページ・アドレス・レジスタの
個数Ｎが少ないときは、コントローラ３６は、その使用
済みになったレジスタＲＧｉに後続の新たなページ・ア
ドレスをロードするようＣＰＵ１６にページ・アドレス
書換要求信号を送る。

方、アドレス・カウンタ３４は、１ページ分の上位アド
レスを生成し終えるとりセットされ、再び１ページ分の
下位アドレスを初期値から出力する。この下位アドレス
は、ページ・アドレス・レジスタＲＧ　Ｉ＋１より上位
アドレス・レジスタ３０を介して出力される」１位アド
レスと合わさってアドレス・バス１２上ひいてはメモリ
１８へ送ららる。

転送要求コントローラ３８は、」１位アドレスのフラグ
・レジスタ３２のフラグ・ビット内容に基づいて転送要
求マスク回路４０を制御する。すなわち、フラグ・ビッ
トの１つでも立っている間は（未使用のページ・アドレ
ス・レジスタＲＧＸがある間は）、転送要求元の周辺装
置２０より外部転送要求信号ＲＱを受は取ると、これに
応動して＝　１４− 転送要求マスク回路４０はアクノリッジ信号ＡＣＫを周
辺装置２０に送り返すようになっている。

本制御装置内の他の各部に転送制御を指示するための指
令信号ＣＭを出力する。しかし、フラグ争ビットの全部
か倒れているｈは（有効なベーン・アドレス・レジスタ
ＲＧＸかない時は）、転送要求コントローラ３８か転送
要求マスク回路４０に作用して外部転送要求信号ＲＱを
マスクさせ、アクノリッジ信号ＡＣＫも転送指令信号Ｒ
Ｑも出力させないようにする。これにより、転送中にベ
ーン−アドレス・レジスタＲＧＯ，・・・・ＲＧ　ｎ−
１ニ何効な（未使用の）ページ・アドレスが格納されて
いない時は、転送要求元から外部転送要求が来てもそれ
を受け（１けないようになっている。

以上のように、本実施例のシステムでは、ＤＭＡデータ
転送で使用すべき実メモリ空間内ページのアドレスをＣ
ＰＵ１ｆ３よりページ・アドレス・レジスタＲＧｏ、Ｒ
Ｇ＋、・・・・ＲＧｎ−１に予めロードしておき、転送
中は下位アドレス・カウンタ３４より１ページ内のアド
レス（下位アドレス）を出力させると同時に、それと同
期して」１位アドレス・コントローラ３６および−１−
位アドレス・セレクタ３０の制御によりレジスタＲＧＯ
，ＲＧ＋、・・・・ＲＧｎ−１を択一的に選択してアク
セスされるべきベーンのアドレスを−上位アドレスとし
て出力するようにした。これにより、メモリ１８の実メ
モリ空間−４二に不連続に配置された複数のページにつ
いてのＩ）ＡＭデータ転送であっても、レジスタが瞬間
的に切り替わるたけで、ページ間で転送か中断すること
はなく、連続的で高速なりＭＡデータ転送が可能で、ま
たＣＰＵ１６に負担をかけないため、ＣＰ　Ｕ　１．　
ｅのスループットを上げることができる。

また、１ページ分のアクセスが終了する度切に−上位ア
ドレス・コントローラ３６　ヨリＣＰ　Ｕ　１６に対し
て後続のページアドレスのロード（補充）を要求するよ
うにしたので、ＤＭＡ転送で使用されるページの数か多
いとき、あるいはベーン・アドレス・レジスタＲＧＯ，
ＲＧＩ、・・・・ＲＧｎ−１の個数（設置台数）か少な
いときでも、支障を生ずることはない。

さらに、」−位アドレスΦフラグ会レジスタ３２を設け
、そのフラグ・ビットの内容を基に、ページ幸アドレス
・レジスタＲＧＯ，ＲＧＩ、・・・・ＲＧｎ−１に保持
されている各ページ・アドレスの有効（未使用）／無効
（使用済み）を管理するようにし、特に全てのページ・
アドレスが無効になっている時は転送要求元からの転送
要求をマスクするようにしたので、誤動作を防止し、Ｉ
）　Ｍ　Ａ制御の４１・：軸性を確保することができる
。

［発明の効果］ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。

請求項１のＩ）　Ｍ　Ａ制御装置によれば、ＤＭＡデー
タ転送に使用すべき複数のページのアドレスを予め複数
のレジスタに保持しておき、」１位アドレス選択手段に
よりそれらのページ・アドレスを所定の順序で択一的に
選択して」１位アドレスを出力すると同時に、アドレス
・カウンタより下位アドレスを各ページ毎に周期的に出
力するようにしたのて、不連続な記憶領域についてのＩ
）　Ｍ　Ａデータ転送でも連続的・高速なデータ転送を
可能とし、かつＣＰＵに負担をかけないので、ＣＰＵの
スルーブツトの向」−を特徴とする 請求項２のＤＭＡ制御装置によれば、１ベ一ジ分の下位
アドレスの出力が終わる度に（すなわち１ページ分のア
クセスか終了する度に）、ＣＰＵに新たな（後続）のペ
ージ・アドレスをレジスタにロードすべきことを知らせ
るようにしたので、Ｄ　Ｍ　Ａ転送で使用されるページ
の数か多いときでも、少ない個数のレジスタでもって対
応するこきができる。

請求項３のＤＭＡ制御装置によれば、レジスタに格納さ
れているページ・アドレスの全部が無効になっている時
は、上位アドレス・フラグ拳しンスタのフラグ争ビット
の内容を基に、転送要求元からの転送要求をマスクする
ようにしたので、誤動作を防止し、ｒ）ＭＡ制御のイＳ
＝頼性を確保することかできる。

＝　１７

【図面の簡単な説明】

第１図は、本発明の一実施例によるＤＭＡ制御装置の要
部の具体的回路構成を示すブロック図、第２図は、実施
例のＤＭＡ制御装置を適用したコンピュータ・システム
における主要な各部間の接続関係を示すブロック図、 第３図は、仮想記憶システムのメモリ空間を示すメモリ
空間図、 第４図は、仮想記憶システムにおけるＤＭＡデータ転送
を説明するためのメモリ空間図である。 １０・・・・ＤＭＡ制御装置、　　１６・・・・ＣＰＵ
。 １８・・・・メモリ、　２０・・・・周辺装置、　ＲＧ
Ｏ〜ＲＧｎｉ・・・・ページ会アドレス・レジスタ、　
３０・・・・上位アドレス・レジスタ、　３２・・・・
」１位アドレス・フラグ・レジスタ、　３４・・・・ア
ドレスΦカウンタ、　３８・・・・転送要求コントロー
ラ、　４０・・・・転送要求マスク回路。

Claims (3)

【特許請求の範囲】
1. （１）記憶装置内にページ単位でランダムなアドレスに
   配置された記憶領域についてＤＭＡ（ダイレクト・メモ
   リ・アクセス）によるデータ転送を制御するためのＤＭ
   Ａ制御装置において、 ページ内のアドレスを下位アドレスとして生成するアド
   レス・カウンタと、 ＤＭＡでアクセスされるべき複数のページのアドレスを
   それぞれ保持する複数のレジスタと、前記複数のレジス
   タにそれぞれ保持されるページ・アドレスを所定の順序
   で択一的に選択してそれを上位アドレスとして出力する
   上位アドレス選択手段と、 を具備することを特徴とするＤＭＡ制御装置。
2. （２）前記アドレス・カウンタが１ページ分のアドレス
   を出力し終えた時、それを検出し、ＣＰＵに新たなペー
   ジ・アドレスを所定の前記レジスタにロードすべきこと
   を知らせる手段を備えたことを特徴とするＤＭＡ制御装
   置。
3. （３）前記複数のレジスタに格納されているページ・ア
   ドレスの各々が使用済みか否かを示すフラグ・ビットを
   格納する上位アドレス・フラグ・レジスタと、この上位
   アドレス・フラグ・レジスタのフラグ・ビットに基づい
   て全てのページ・アドレスが使用済みである時はデータ
   転送要求元からの要求をマスクする手段を備えたことを
   特徴とするＤＭＡ制御装置。