JPH04368691A - 半導体装置のバックバイアスレベル感知回路 - Google Patents
半導体装置のバックバイアスレベル感知回路Info
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- JPH04368691A JPH04368691A JP4033906A JP3390692A JPH04368691A JP H04368691 A JPH04368691 A JP H04368691A JP 4033906 A JP4033906 A JP 4033906A JP 3390692 A JP3390692 A JP 3390692A JP H04368691 A JPH04368691 A JP H04368691A
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- G11C5/146—Substrate bias generators
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特にバックバイアスゼネレータのバックバ
イアスレベル感知回路に関するものである。
するもので、特にバックバイアスゼネレータのバックバ
イアスレベル感知回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置においては、ＭＯＳ
トランジスタのしきい電圧の安定、寄生トランジスタの
発生防止、外部信号のアンダーシュート（ｕｎｄｅｒｓ
ｈｏｏｔ）に因る誤動作の防止のために、基板に所定の
負電圧を印加する。例えばＤＲＡＭの場合、メモリーセ
ルがＮＭＯＳトランジスタとＮ形の導電性のポリシリコ
ン（又はＮ形の拡散領域）から成るキャパシターとで構
成されている場合に、基板側（又はキャパシターのプレ
ート電極）に一定の負電圧（−２〜−２．５Ｖ）を印加
しなければならない。この定電圧をバックバイアス電圧
（ｂａｃｋ − ｂｉａｓ ｖｏｌｔａｇｅ） 、ある
いは基板電圧（ｓｕｂｓｔｒａｔｅ ｖｏｌｔａｇｅ）
という。一般に、バックバイアス電圧を発生する装置
（以下、”バックバイアスゼネレータ”と称する）は、
所定のレベルにバックバイアス電圧を維持するためのポ
ンプ回路と、このポンプ回路を駆動するための発振器（
ｏｓｃｉｌｌａｔｏｒ）と、バックバイアス電圧のレベ
ルを感知し、この感知結果により発振器を制御するため
のバックバイアスレベル感知回路と、から構成される。
トランジスタのしきい電圧の安定、寄生トランジスタの
発生防止、外部信号のアンダーシュート（ｕｎｄｅｒｓ
ｈｏｏｔ）に因る誤動作の防止のために、基板に所定の
負電圧を印加する。例えばＤＲＡＭの場合、メモリーセ
ルがＮＭＯＳトランジスタとＮ形の導電性のポリシリコ
ン（又はＮ形の拡散領域）から成るキャパシターとで構
成されている場合に、基板側（又はキャパシターのプレ
ート電極）に一定の負電圧（−２〜−２．５Ｖ）を印加
しなければならない。この定電圧をバックバイアス電圧
（ｂａｃｋ − ｂｉａｓ ｖｏｌｔａｇｅ） 、ある
いは基板電圧（ｓｕｂｓｔｒａｔｅ ｖｏｌｔａｇｅ）
という。一般に、バックバイアス電圧を発生する装置
（以下、”バックバイアスゼネレータ”と称する）は、
所定のレベルにバックバイアス電圧を維持するためのポ
ンプ回路と、このポンプ回路を駆動するための発振器（
ｏｓｃｉｌｌａｔｏｒ）と、バックバイアス電圧のレベ
ルを感知し、この感知結果により発振器を制御するため
のバックバイアスレベル感知回路と、から構成される。
【０００３】前述のようなバックバイアスゼネレータの
概略的な構成が図７に示されている。図７で、発振器１
００は通常インバーターチェーン（ｉｎｖｅｒｔｅｒ
ｃｈａｉｎ）で構成されており、ポンプ回路３００は駆
動器２００を通じて印加される発振器１００の出力であ
るポンピングクロックに応答してバックバイアス電圧Ｖ
ＢＢをポンピングするキャパシターを具備している。そ
して、バックバイアス電圧ＶＢＢと発振器２００との間
の帰還経路にはバックバイアスレベル感知回路４００が
具備され、バックバイアス電圧ＶＢＢのレベルを感知し
た結果により発振器１００の出力状態を変化させる。即
ち、感知したバックバイアス電圧ＶＢＢの絶対値が所望
のレベルより小さい状態であると（このときにはバック
バイアス電圧の絶対値を大きくしなければならないので
）、バックバイアスレベル感知回路４００はこの状態を
発振器１００にフィードバックし、発振器１００は、バ
ックバイアスレベル感知回路４００の出力に応じてポン
プ回路３００を活性化させる信号（又はポンピングクロ
ック）を出力する。その結果、ポンプ回路３００はポン
ピングを遂行して、絶対値が小さくなったバックバイア
ス電圧ＶＢＢを所望のレベルに戻すように働く。反対に
、バックバイアス電圧ＶＢＢの絶対値が所望のレベルよ
り大きい状態であると（このときにはバックバイアス電
圧の絶対値を小さくしなければならないので）、前記と
同様に現在の状態をフィードバックするバックバイアス
レベル感知回路４００の出力に応じて発振器１００は、
ポンプ回路３００がこれ以上ポンピングしないようにす
る出力を発生する。尚、これ以降本明細書上ではバック
バイアス電圧のレベルは絶対値を用いるものとする。
概略的な構成が図７に示されている。図７で、発振器１
００は通常インバーターチェーン（ｉｎｖｅｒｔｅｒ
ｃｈａｉｎ）で構成されており、ポンプ回路３００は駆
動器２００を通じて印加される発振器１００の出力であ
るポンピングクロックに応答してバックバイアス電圧Ｖ
ＢＢをポンピングするキャパシターを具備している。そ
して、バックバイアス電圧ＶＢＢと発振器２００との間
の帰還経路にはバックバイアスレベル感知回路４００が
具備され、バックバイアス電圧ＶＢＢのレベルを感知し
た結果により発振器１００の出力状態を変化させる。即
ち、感知したバックバイアス電圧ＶＢＢの絶対値が所望
のレベルより小さい状態であると（このときにはバック
バイアス電圧の絶対値を大きくしなければならないので
）、バックバイアスレベル感知回路４００はこの状態を
発振器１００にフィードバックし、発振器１００は、バ
ックバイアスレベル感知回路４００の出力に応じてポン
プ回路３００を活性化させる信号（又はポンピングクロ
ック）を出力する。その結果、ポンプ回路３００はポン
ピングを遂行して、絶対値が小さくなったバックバイア
ス電圧ＶＢＢを所望のレベルに戻すように働く。反対に
、バックバイアス電圧ＶＢＢの絶対値が所望のレベルよ
り大きい状態であると（このときにはバックバイアス電
圧の絶対値を小さくしなければならないので）、前記と
同様に現在の状態をフィードバックするバックバイアス
レベル感知回路４００の出力に応じて発振器１００は、
ポンプ回路３００がこれ以上ポンピングしないようにす
る出力を発生する。尚、これ以降本明細書上ではバック
バイアス電圧のレベルは絶対値を用いるものとする。
【０００４】上記のような動作を行なうバックバイアス
レベル感知回路においてはなによりも、バックバイアス
電圧自体には直接的影響を与えないで効率的な感知動作
を遂行することが必要である。例えば、米国特許第４，
４７１，２９０号（１９８４年９月１１日登録）に開示
されているように、バックバイアスレベル感知回路の構
成の一例として、抵抗又は抵抗性素子から構成された分
圧回路（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ） を使用し
たものがある。このバックバイアスレベル感知回路は、
バックバイアス電圧と接地電圧との間に直列接続された
抵抗Ｒ１、Ｒ２から構成された分圧回路（Ｖｏｌｔａｇ
ｅ ｄｉｖｉｄｅｒ）を包含している。２個の抵抗間の
ノードはレベルセンサーの入力に接続されているので、
分圧回路のノードには常に｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖ
ＢＢの電圧が形成されており、この分圧された電圧がレ
ベルセンサーで所定の基準レベルと比較される。そして
、レベルセンサーは比較結果を発振器にフィードバック
する。しかし、この例においては抵抗Ｒ１とＲ２を通じ
てバックバイアス電圧端と接地電圧端との間に電流が常
に流れるので、基板内の正孔電流によるバックバイアス
電圧の劣化（ｄｅｇｒａｄａｔｉｏｎ） 以外に、抵抗
を通じた電流（例えば、接地電圧端からバックバイアス
電圧端への電流）による劣化が誘発されてしまう。
レベル感知回路においてはなによりも、バックバイアス
電圧自体には直接的影響を与えないで効率的な感知動作
を遂行することが必要である。例えば、米国特許第４，
４７１，２９０号（１９８４年９月１１日登録）に開示
されているように、バックバイアスレベル感知回路の構
成の一例として、抵抗又は抵抗性素子から構成された分
圧回路（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ） を使用し
たものがある。このバックバイアスレベル感知回路は、
バックバイアス電圧と接地電圧との間に直列接続された
抵抗Ｒ１、Ｒ２から構成された分圧回路（Ｖｏｌｔａｇ
ｅ ｄｉｖｉｄｅｒ）を包含している。２個の抵抗間の
ノードはレベルセンサーの入力に接続されているので、
分圧回路のノードには常に｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖ
ＢＢの電圧が形成されており、この分圧された電圧がレ
ベルセンサーで所定の基準レベルと比較される。そして
、レベルセンサーは比較結果を発振器にフィードバック
する。しかし、この例においては抵抗Ｒ１とＲ２を通じ
てバックバイアス電圧端と接地電圧端との間に電流が常
に流れるので、基板内の正孔電流によるバックバイアス
電圧の劣化（ｄｅｇｒａｄａｔｉｏｎ） 以外に、抵抗
を通じた電流（例えば、接地電圧端からバックバイアス
電圧端への電流）による劣化が誘発されてしまう。
【０００５】従来の感知回路の別の例が図８に示されて
いる。図８のバックバイアスレベル感知回路はＭＯＳト
ランジスタをダイオード形態で接続することによる定電
流特性を利用したものである。図示のように、ＰＭＯＳ
トランジスタ２１とＮＭＯＳトランジスタ２３は常にタ
ーンオンしているので、感知ノード２２の電圧はＰＭＯ
Ｓトランジスタ２１、２４及びＮＭＯＳトランジスタ２
３の抵抗比によって決定される。要するにこの３つのＭ
ＯＳトランジスタは抵抗手段又は分圧手段として作用す
る。電源電圧Ｖｃｃ端から直列接続された２個のＭＯＳ
トランジスタ２１、２３の間に位置した感知ノード２２
は遅延回路２６を通じて図７の発振器１００に接続され
る。ＮＭＯＳトランジスタ２３とバックバイアス電圧Ｖ
ＢＢ端との間には、チャネルの一端とゲートがバックバ
イアス電圧ＶＢＢ端に接続され、チャネルの他端がＮＭ
ＯＳトランジスタ２３のチャネルと接続されたＰＭＯＳ
トランジスタ２４が設置されている。また、感知ノード
２２の電圧はＭＯＳトランジスタ２１、２３、２４の大
きさによって所定の電圧ＶＢＢＤに予め調整することが
できる。
いる。図８のバックバイアスレベル感知回路はＭＯＳト
ランジスタをダイオード形態で接続することによる定電
流特性を利用したものである。図示のように、ＰＭＯＳ
トランジスタ２１とＮＭＯＳトランジスタ２３は常にタ
ーンオンしているので、感知ノード２２の電圧はＰＭＯ
Ｓトランジスタ２１、２４及びＮＭＯＳトランジスタ２
３の抵抗比によって決定される。要するにこの３つのＭ
ＯＳトランジスタは抵抗手段又は分圧手段として作用す
る。電源電圧Ｖｃｃ端から直列接続された２個のＭＯＳ
トランジスタ２１、２３の間に位置した感知ノード２２
は遅延回路２６を通じて図７の発振器１００に接続され
る。ＮＭＯＳトランジスタ２３とバックバイアス電圧Ｖ
ＢＢ端との間には、チャネルの一端とゲートがバックバ
イアス電圧ＶＢＢ端に接続され、チャネルの他端がＮＭ
ＯＳトランジスタ２３のチャネルと接続されたＰＭＯＳ
トランジスタ２４が設置されている。また、感知ノード
２２の電圧はＭＯＳトランジスタ２１、２３、２４の大
きさによって所定の電圧ＶＢＢＤに予め調整することが
できる。
【０００６】図９（Ａ）〜（Ｅ）及び図１０の波形図を
参照して図８のバックバイアスレベル感知回路４００の
動作を観察して見る。図９（Ａ）は時間Ｔとバックバイ
アス電圧ＶＢＢ、図９（Ｂ）は時間Ｔと電源電圧Ｖｃｃ
端からバックバイアス電圧ＶＢＢ端に流れる感知電流Ｉ
ｘ、図９（Ｃ）は時間Ｔと感知ノード２２の電圧Ｖ２２
、図９（Ｄ）は時間Ｔと遅延回路２６の出力電圧Ｖ２８
、図９（Ｅ）は時間Ｔと発振器１００の出力電圧ＶＯＳ
Ｃ、の関係を各々示しており、図１０はバックバイアス
レベル感知回路４００の主要部の詳細な電圧特性曲線を
示している。
参照して図８のバックバイアスレベル感知回路４００の
動作を観察して見る。図９（Ａ）は時間Ｔとバックバイ
アス電圧ＶＢＢ、図９（Ｂ）は時間Ｔと電源電圧Ｖｃｃ
端からバックバイアス電圧ＶＢＢ端に流れる感知電流Ｉ
ｘ、図９（Ｃ）は時間Ｔと感知ノード２２の電圧Ｖ２２
、図９（Ｄ）は時間Ｔと遅延回路２６の出力電圧Ｖ２８
、図９（Ｅ）は時間Ｔと発振器１００の出力電圧ＶＯＳ
Ｃ、の関係を各々示しており、図１０はバックバイアス
レベル感知回路４００の主要部の詳細な電圧特性曲線を
示している。
【０００７】感知電流Ｉｘはバックバイアス電圧ＶＢＢ
のレベルに比例して変化する。図９（Ａ）に図示のよう
に、時刻ｔ１以前においてはバックバイアス電圧ＶＢＢ
が電圧ＶＢＢＤより大きな絶対値（より低い負の値）を
有する状態であるので、感知電流Ｉｘは時刻ｔ１のとき
に比べて大きい。これは、バックバイアス電圧ＶＢＢ端
に電流が流入することを意味するので、バックバイアス
電圧ＶＢＢが感知電流Ｉｘ（及び基板の正孔電流）に因
って減少してしまう（バックバイアス電圧の劣化）。
のレベルに比例して変化する。図９（Ａ）に図示のよう
に、時刻ｔ１以前においてはバックバイアス電圧ＶＢＢ
が電圧ＶＢＢＤより大きな絶対値（より低い負の値）を
有する状態であるので、感知電流Ｉｘは時刻ｔ１のとき
に比べて大きい。これは、バックバイアス電圧ＶＢＢ端
に電流が流入することを意味するので、バックバイアス
電圧ＶＢＢが感知電流Ｉｘ（及び基板の正孔電流）に因
って減少してしまう（バックバイアス電圧の劣化）。
【０００８】時刻ｔ１はバックバイアス電圧ＶＢＢが電
圧ＶＢＢＤと等しくなる時点であり、時刻ｔ１を越える
と、バックバイアス電圧ＶＢＢが電圧ＶＢＢＤより小さ
い絶対値をもつ状態となる。感知電流Ｉｘはバックバイ
アス電圧ＶＢＢに伴って減少しており、感知ノード２２
の電圧Ｖ２２は上昇している。このとき、バックバイア
ス電圧ＶＢＢ端へ流入する感知電流Ｉｘが減少して感知
ノード２２の電圧Ｖ２２が ”ハイ”状態として認識さ
れると、遅延回路２６の出力電圧Ｖ２８が発振器１００
に ”ハイ”状態として入力される（図３（Ｄ））。す
ると、発振器１００はエネイブル状態になって図３（Ｅ
）のようなポンピングクロックをポンプ回路３００に供
給し、これによって、ポンプ回路３００が時刻ｔ２から
バックバイアス電圧ポンピング動作を開始する。
圧ＶＢＢＤと等しくなる時点であり、時刻ｔ１を越える
と、バックバイアス電圧ＶＢＢが電圧ＶＢＢＤより小さ
い絶対値をもつ状態となる。感知電流Ｉｘはバックバイ
アス電圧ＶＢＢに伴って減少しており、感知ノード２２
の電圧Ｖ２２は上昇している。このとき、バックバイア
ス電圧ＶＢＢ端へ流入する感知電流Ｉｘが減少して感知
ノード２２の電圧Ｖ２２が ”ハイ”状態として認識さ
れると、遅延回路２６の出力電圧Ｖ２８が発振器１００
に ”ハイ”状態として入力される（図３（Ｄ））。す
ると、発振器１００はエネイブル状態になって図３（Ｅ
）のようなポンピングクロックをポンプ回路３００に供
給し、これによって、ポンプ回路３００が時刻ｔ２から
バックバイアス電圧ポンピング動作を開始する。
【０００９】ポンピングによってバックバイアス電圧Ｖ
ＢＢが増加し始め、同時に電圧Ｖ２２も低くなり、時刻
ｔ３でバックバイアス電圧ＶＢＢのレベルが電圧ＶＢＢ
Ｄを超過すると、これによって発振器１００には ”ロ
ウ”状態の信号が入力されるので、ポンピングが中止さ
れる（時刻ｔ４）。
ＢＢが増加し始め、同時に電圧Ｖ２２も低くなり、時刻
ｔ３でバックバイアス電圧ＶＢＢのレベルが電圧ＶＢＢ
Ｄを超過すると、これによって発振器１００には ”ロ
ウ”状態の信号が入力されるので、ポンピングが中止さ
れる（時刻ｔ４）。
【００１０】時刻ｔ４でポンピングが中止されても、感
知電流Ｉｘは継続してバックバイアス電圧ＶＢＢ端に流
入しているので、バックバイアス電圧ＶＢＢは再び減少
し始める。その後、時刻ｔ５でバックバイアス電圧ＶＢ
Ｂが電圧ＶＢＢＤより小さくなると、時刻ｔ１からの過
程と同様の過程が反復される。
知電流Ｉｘは継続してバックバイアス電圧ＶＢＢ端に流
入しているので、バックバイアス電圧ＶＢＢは再び減少
し始める。その後、時刻ｔ５でバックバイアス電圧ＶＢ
Ｂが電圧ＶＢＢＤより小さくなると、時刻ｔ１からの過
程と同様の過程が反復される。
【００１１】また、バックバイアスレベル感知回路４０
０の各部の詳細な動作波形を図１０を参照して観察して
見る。同図で、各特性曲線Ｖ２２、Ｖ２７、Ｖ２９は感
知ノード２２、接続点２７、２９における電圧特性を各
々示す。バックバイアスレベル感知回路４００のＰＭＯ
Ｓトランジスタ２１のゲートには接地電圧Ｖｓｓが印加
されるので、ゲート−ソース間の電圧Ｖｇｓは電源電圧
Ｖｃｃに関係なく一定電圧をもっており、したがって、
電源電圧Ｖｃｃの変動によって感知ノード２２の電圧Ｖ
２２は図面に示したように大きな影響を受ける。また、
感知電流Ｉｘが２つのＭＯＳトランジスタ２３、２４を
通過しなければならないので、バックバイアスレベル感
知回路４００の応答特性が低下する問題点がある。
０の各部の詳細な動作波形を図１０を参照して観察して
見る。同図で、各特性曲線Ｖ２２、Ｖ２７、Ｖ２９は感
知ノード２２、接続点２７、２９における電圧特性を各
々示す。バックバイアスレベル感知回路４００のＰＭＯ
Ｓトランジスタ２１のゲートには接地電圧Ｖｓｓが印加
されるので、ゲート−ソース間の電圧Ｖｇｓは電源電圧
Ｖｃｃに関係なく一定電圧をもっており、したがって、
電源電圧Ｖｃｃの変動によって感知ノード２２の電圧Ｖ
２２は図面に示したように大きな影響を受ける。また、
感知電流Ｉｘが２つのＭＯＳトランジスタ２３、２４を
通過しなければならないので、バックバイアスレベル感
知回路４００の応答特性が低下する問題点がある。
【００１２】上述のように図８に示した従来の回路にお
いては、バックバイアス電圧ＶＢＢ端がバックバイアス
電圧ＶＢＢを感知する感知電流Ｉｘによって直接影響を
受けるように設計されているので、バックバイアス電圧
ＶＢＢを劣化させる固有の原因、即ち基板の正孔電流に
よるもの以外に、感知電流Ｉｘ（バックバイアス電圧の
レベルを感知する電流）による悪影響も誘発される。こ
れは結果的に、発振器及びポンプ回路の頻煩なオン／オ
フ動作を誘発し、バックバイアスゼネレータの全体消費
電流の上昇は勿論のこと、回路の信頼性（特にバックバ
イアスレベル感知回路の信頼性）を低下させる問題点が
ある。
いては、バックバイアス電圧ＶＢＢ端がバックバイアス
電圧ＶＢＢを感知する感知電流Ｉｘによって直接影響を
受けるように設計されているので、バックバイアス電圧
ＶＢＢを劣化させる固有の原因、即ち基板の正孔電流に
よるもの以外に、感知電流Ｉｘ（バックバイアス電圧の
レベルを感知する電流）による悪影響も誘発される。こ
れは結果的に、発振器及びポンプ回路の頻煩なオン／オ
フ動作を誘発し、バックバイアスゼネレータの全体消費
電流の上昇は勿論のこと、回路の信頼性（特にバックバ
イアスレベル感知回路の信頼性）を低下させる問題点が
ある。
【００１３】その上、図９（Ａ）に図示のように、ポン
ピングによってバックバイアス電圧ＶＢＢが急激に所定
のレベルに向かう瞬間にバックバイアス電圧ＶＢＢ端に
ピーク電流が発生し、このようなピーク電流が前述のよ
うな頻煩なポンピングにより多発すると、回路の誤動作
乃至はチップの不良化を招来するのは勿論のこと、ＰＭ
ＯＳトランジスタ２４のゲート酸化膜の絶縁破壊をも生
じてしまう。上記の米国特許に開示の回路や図８の回路
の場合、バックバイアス電圧ＶＢＢがその感知電流Ｉｘ
によって直接影響を受けるという点で同様な悪現象を誘
発し、特に、図８の回路ではＰＭＯＳトランジスタ２１
のゲートに印加される電圧Ｖｓｓが電源電圧Ｖｃｃと無
関係であるので、バックバイアス感知回路４００は電源
電圧Ｖｃｃの変動にかなりの影響を受け、これら以外に
上述の従来の回路のようなバックバイアスレベル感知方
式を採択している他の従来の回路においても同様のこと
が言える。
ピングによってバックバイアス電圧ＶＢＢが急激に所定
のレベルに向かう瞬間にバックバイアス電圧ＶＢＢ端に
ピーク電流が発生し、このようなピーク電流が前述のよ
うな頻煩なポンピングにより多発すると、回路の誤動作
乃至はチップの不良化を招来するのは勿論のこと、ＰＭ
ＯＳトランジスタ２４のゲート酸化膜の絶縁破壊をも生
じてしまう。上記の米国特許に開示の回路や図８の回路
の場合、バックバイアス電圧ＶＢＢがその感知電流Ｉｘ
によって直接影響を受けるという点で同様な悪現象を誘
発し、特に、図８の回路ではＰＭＯＳトランジスタ２１
のゲートに印加される電圧Ｖｓｓが電源電圧Ｖｃｃと無
関係であるので、バックバイアス感知回路４００は電源
電圧Ｖｃｃの変動にかなりの影響を受け、これら以外に
上述の従来の回路のようなバックバイアスレベル感知方
式を採択している他の従来の回路においても同様のこと
が言える。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、バックバイアスゼネレータにおいて、信頼性の高
いバックバイアスレベル感知動作を遂行できる回路を提
供することにある。また、バックバイアスゼネレータに
おける全体の動作消費電流を減少させることができる回
路を提供することにある。さらに、バックバイアスレベ
ル感知動作が迅速で、しかも信頼性の高いバックバイア
スレベル感知回路を提供することにある。
的は、バックバイアスゼネレータにおいて、信頼性の高
いバックバイアスレベル感知動作を遂行できる回路を提
供することにある。また、バックバイアスゼネレータに
おける全体の動作消費電流を減少させることができる回
路を提供することにある。さらに、バックバイアスレベ
ル感知動作が迅速で、しかも信頼性の高いバックバイア
スレベル感知回路を提供することにある。
【００１５】
【問題を解決するための手段】このような目的を達成す
るために本発明は、基板に所定レベルのバックバイアス
電圧を供給するポンプ回路を有するバックバイアスゼネ
レータのバックバイアスレベル感知回路において、ポン
プ回路の入力端にポンプ回路の駆動手段を通じて接続さ
れた感知ノードと、バックバイアス電圧に接続された制
御電極と、制御電極とは絶縁物質によって絶縁されてお
り、制御電極の電圧に従って感知ノードと接地電圧端と
の間の導電性を制御するチャネルと、を具備することを
特徴とする。
るために本発明は、基板に所定レベルのバックバイアス
電圧を供給するポンプ回路を有するバックバイアスゼネ
レータのバックバイアスレベル感知回路において、ポン
プ回路の入力端にポンプ回路の駆動手段を通じて接続さ
れた感知ノードと、バックバイアス電圧に接続された制
御電極と、制御電極とは絶縁物質によって絶縁されてお
り、制御電極の電圧に従って感知ノードと接地電圧端と
の間の導電性を制御するチャネルと、を具備することを
特徴とする。
【００１６】あるいは、基板に所定のバックバイアス電
圧を供給するポンプ回路と、ポンプ回路にポンピングク
ロックを供給するための発振器とを有するバックバイア
スレベル感知回路において、セルプレート電圧発生装置
から出力されるＶｃｃ／２レベルの電圧又は所定のバイ
アス回路から出力されるＶｃｃ／３レベルの電圧が制御
電極に印加され、チャネルの一端が電源電圧に、チャネ
ルの他端が発振器の入力端に接続された第１絶縁ゲート
電界効果トランジスタと、ゲートがバックバイアス電圧
に接続され、チャネルの一端が接地電圧に、チャネルの
他端が第１絶縁ゲート電界効果トランジスタのチャネル
に接続された第２絶縁ゲート電界効果トランジスタと、
を具備したことを特徴とする。
圧を供給するポンプ回路と、ポンプ回路にポンピングク
ロックを供給するための発振器とを有するバックバイア
スレベル感知回路において、セルプレート電圧発生装置
から出力されるＶｃｃ／２レベルの電圧又は所定のバイ
アス回路から出力されるＶｃｃ／３レベルの電圧が制御
電極に印加され、チャネルの一端が電源電圧に、チャネ
ルの他端が発振器の入力端に接続された第１絶縁ゲート
電界効果トランジスタと、ゲートがバックバイアス電圧
に接続され、チャネルの一端が接地電圧に、チャネルの
他端が第１絶縁ゲート電界効果トランジスタのチャネル
に接続された第２絶縁ゲート電界効果トランジスタと、
を具備したことを特徴とする。
【００１７】
【作用】上述のような構成とすることで、バックバイア
ス電圧のレベルにより感知電流を制御し、感知電流の通
路とバックバイアス電圧端が直接接続しない構造とする
ことができ、したがって、バックバイアス電圧の劣化現
象を抑制できるようになる。この結果、ポンピング回数
を抑制することができるため、バックバイアスゼネレー
タの動作消費電流を減少でき、また、上記のようなピー
ク電流の発生回数を減らすことができるようになる。あ
るいは、バックバイアスレベル感知器の構造が大変シン
プルとなるので、その応答特性が確実に向上する。
ス電圧のレベルにより感知電流を制御し、感知電流の通
路とバックバイアス電圧端が直接接続しない構造とする
ことができ、したがって、バックバイアス電圧の劣化現
象を抑制できるようになる。この結果、ポンピング回数
を抑制することができるため、バックバイアスゼネレー
タの動作消費電流を減少でき、また、上記のようなピー
ク電流の発生回数を減らすことができるようになる。あ
るいは、バックバイアスレベル感知器の構造が大変シン
プルとなるので、その応答特性が確実に向上する。
【００１８】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。尚、従来例と同様の部分には同符号を用い、
同機能であればその説明は省略する。図１は、本発明の
第１実施例によるバックバイアスレベル感知回路５００
を示す。図１で、第１ＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１と遅延回路Ｄとは図８のＰＭＯ
Ｓトランジスタ２１及びＮＭＯＳトランジスタ２３と遅
延回路２６と同様の構成となっている。しかし、ＮＭＯ
ＳトランジスタＮ１と接地電圧Ｖｓｓ端との間にはゲー
トがバックバイアス電圧ＶＢＢに接続された第２ＰＭＯ
ＳトランジスタＰ２が設置されている。そして、第１Ｐ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１
のチャネル間に位置した感知ノードＳの電圧は第２ＰＭ
ＯＳトランジスタＰ２の動作状態により決定される。
説明する。尚、従来例と同様の部分には同符号を用い、
同機能であればその説明は省略する。図１は、本発明の
第１実施例によるバックバイアスレベル感知回路５００
を示す。図１で、第１ＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１と遅延回路Ｄとは図８のＰＭＯ
Ｓトランジスタ２１及びＮＭＯＳトランジスタ２３と遅
延回路２６と同様の構成となっている。しかし、ＮＭＯ
ＳトランジスタＮ１と接地電圧Ｖｓｓ端との間にはゲー
トがバックバイアス電圧ＶＢＢに接続された第２ＰＭＯ
ＳトランジスタＰ２が設置されている。そして、第１Ｐ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１
のチャネル間に位置した感知ノードＳの電圧は第２ＰＭ
ＯＳトランジスタＰ２の動作状態により決定される。
【００１９】図２を参照して本発明の第２実施例による
バックバイアスレベル感知回路６００を説明する。図示
のように、第１ＰＭＯＳトランジスタＰ１は、ゲートに
Ｖｃｃ／２レベルのセルプレート電圧Ｖｐが印加され、
チャネルの一端が電源電圧Ｖｃｃに接続され、チャネル
の他端は感知ノードＳに接続されて負荷素子として動作
する。そして、第２ＰＭＯＳトランジスタＰ２は、ゲー
トがバックバイアス電圧ＶＢＢに接続され、チャネルの
一端は接地電圧Ｖｓｓに接続され、チャネルの他端は感
知ノードＳに接続されて駆動素子として動作する。ここ
で、この実施例の駆動素子は単一の第２ＰＭＯＳトラン
ジスタＰ２で構成されているので、図８及び図１と比較
すると、回路の応答特性が改善されることに注目しなけ
ればならない。これらの回路構成から理解することがで
きるように、電源電圧Ｖｃｃ端からバックバイアス電圧
ＶＢＢ端に直接電流が流れないように構成されているば
かりではなく、第１ＰＭＯＳトランジスタＰ１のゲート
電圧が常にＶｃｃ／２レベルに維持されるので、電源電
圧Ｖｃｃの変動による感知電流の急激な変動を防止する
ことができる。ここで、セルプレート電圧Ｖｐはチップ
内のセルプレート電圧発生装置（図示されていない）か
ら出力される電圧であり、通常Ｖｃｃ／２レベルの電圧
をもっていることは当該技術分野においてはよく知られ
ている事実である。
バックバイアスレベル感知回路６００を説明する。図示
のように、第１ＰＭＯＳトランジスタＰ１は、ゲートに
Ｖｃｃ／２レベルのセルプレート電圧Ｖｐが印加され、
チャネルの一端が電源電圧Ｖｃｃに接続され、チャネル
の他端は感知ノードＳに接続されて負荷素子として動作
する。そして、第２ＰＭＯＳトランジスタＰ２は、ゲー
トがバックバイアス電圧ＶＢＢに接続され、チャネルの
一端は接地電圧Ｖｓｓに接続され、チャネルの他端は感
知ノードＳに接続されて駆動素子として動作する。ここ
で、この実施例の駆動素子は単一の第２ＰＭＯＳトラン
ジスタＰ２で構成されているので、図８及び図１と比較
すると、回路の応答特性が改善されることに注目しなけ
ればならない。これらの回路構成から理解することがで
きるように、電源電圧Ｖｃｃ端からバックバイアス電圧
ＶＢＢ端に直接電流が流れないように構成されているば
かりではなく、第１ＰＭＯＳトランジスタＰ１のゲート
電圧が常にＶｃｃ／２レベルに維持されるので、電源電
圧Ｖｃｃの変動による感知電流の急激な変動を防止する
ことができる。ここで、セルプレート電圧Ｖｐはチップ
内のセルプレート電圧発生装置（図示されていない）か
ら出力される電圧であり、通常Ｖｃｃ／２レベルの電圧
をもっていることは当該技術分野においてはよく知られ
ている事実である。
【００２０】図３は本発明の第３実施例によるバックバ
イアスレベル感知回路７００を示している。図示のよう
に、各々チャネルの一端がゲートに接続された第３、第
４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５が電源
電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に直列接続され
ている。第４ＰＭＯＳトランジスタＰ４と第５ＰＭＯＳ
トランジスタＰ５との間には定電圧ノードＢが位置する
。第３、第４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、
Ｐ５と定電圧ノードＢは一つのバイアス回路を構成し、
第３、第４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ
５が同一のサイズをもっているとすれば、定電圧ノード
Ｂの電圧はＶｃｃ／３になる。定電圧ノードＢは電源電
圧Ｖｃｃ端と感知ノードＳとの間にチャネルが接続され
た第１ＰＭＯＳトランジスタＰ１のゲートに接続される
。第１ＰＭＯＳトランジスタＰ１は定電圧ノードＢの一
定電圧をゲートに受け、感知ノードＳに一定電流を流し
て充電するための負荷素子として使用される。感知ノー
ドＳと接地電圧Ｖｓｓ端との間にはゲートがバックバイ
アス電圧ＶＢＢに接続された第２ＰＭＯＳトランジスタ
Ｐ２が設置されている。この第３実施例においても、第
１、第２実施例においてと同様に、感知ノードＳの電圧
は第２ＰＭＯＳトランジスタＰ２の動作状態により決定
される。図１、図２、図３において、バックバイアス電
圧ＶＢＢに接続されたゲートを有するＭＯＳトランジス
タＰ２は全てＰＭＯＳトランジスタとなっているが、絶
縁されたゲート等によってチャネルの電流が制御できる
他の半導体素子でも同様の構成方式で採用することがで
きる。
イアスレベル感知回路７００を示している。図示のよう
に、各々チャネルの一端がゲートに接続された第３、第
４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５が電源
電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に直列接続され
ている。第４ＰＭＯＳトランジスタＰ４と第５ＰＭＯＳ
トランジスタＰ５との間には定電圧ノードＢが位置する
。第３、第４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、
Ｐ５と定電圧ノードＢは一つのバイアス回路を構成し、
第３、第４、第５ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ
５が同一のサイズをもっているとすれば、定電圧ノード
Ｂの電圧はＶｃｃ／３になる。定電圧ノードＢは電源電
圧Ｖｃｃ端と感知ノードＳとの間にチャネルが接続され
た第１ＰＭＯＳトランジスタＰ１のゲートに接続される
。第１ＰＭＯＳトランジスタＰ１は定電圧ノードＢの一
定電圧をゲートに受け、感知ノードＳに一定電流を流し
て充電するための負荷素子として使用される。感知ノー
ドＳと接地電圧Ｖｓｓ端との間にはゲートがバックバイ
アス電圧ＶＢＢに接続された第２ＰＭＯＳトランジスタ
Ｐ２が設置されている。この第３実施例においても、第
１、第２実施例においてと同様に、感知ノードＳの電圧
は第２ＰＭＯＳトランジスタＰ２の動作状態により決定
される。図１、図２、図３において、バックバイアス電
圧ＶＢＢに接続されたゲートを有するＭＯＳトランジス
タＰ２は全てＰＭＯＳトランジスタとなっているが、絶
縁されたゲート等によってチャネルの電流が制御できる
他の半導体素子でも同様の構成方式で採用することがで
きる。
【００２１】図４は本発明の第３実施例のバックバイア
スレベル感知回路７００をバックバイアスゼネレータに
実装した場合の全体回路を示している。図示のように、
バックバイアス電圧ＶＢＢはポンプ回路３００の出力端
とバックバイアスレベル感知回路７００の第２ＰＭＯＳ
トランジスタＰ２のゲートに共通に接続されている。バ
ックバイアスレベル感知回路７００の感知ノードＳは遅
延回路Ｄを通じて発振器１００の入力用ＮＡＮＤゲート
６１の一つの入力端に接続されている。ＮＡＮＤゲート
６１の一つの入力端の論理状態によって発振器１００の
エネイブル又はディスエイブル状態が決定されることは
容易に理解することができる。この発振器１００は一般
に良く知られているもので、インバーター６２、６３の
各出力１０１、１０２が駆動器２００を通じてポンプ回
路３００に供給される。ポンプ回路３００はＰＭＯＳキ
ャパシター及びＰＭＯＳトランジスタから構成されてい
るので、ポンピング信号線３０１、３０２、３０３、３
０４に入ってくるポンピングクロックが“ロウ”状態の
ときにバックバイアス電圧ＶＢＢの絶対値が大きくなる
ようにポンピングすることが理解できる。図４の回路で
、バックバイアスレベル感知回路７００を除外した発振
器１００、駆動器２００、ポンプ回路３００は図７のバ
ックバイアスゼネレータで使用される公知のものと同様
である。
スレベル感知回路７００をバックバイアスゼネレータに
実装した場合の全体回路を示している。図示のように、
バックバイアス電圧ＶＢＢはポンプ回路３００の出力端
とバックバイアスレベル感知回路７００の第２ＰＭＯＳ
トランジスタＰ２のゲートに共通に接続されている。バ
ックバイアスレベル感知回路７００の感知ノードＳは遅
延回路Ｄを通じて発振器１００の入力用ＮＡＮＤゲート
６１の一つの入力端に接続されている。ＮＡＮＤゲート
６１の一つの入力端の論理状態によって発振器１００の
エネイブル又はディスエイブル状態が決定されることは
容易に理解することができる。この発振器１００は一般
に良く知られているもので、インバーター６２、６３の
各出力１０１、１０２が駆動器２００を通じてポンプ回
路３００に供給される。ポンプ回路３００はＰＭＯＳキ
ャパシター及びＰＭＯＳトランジスタから構成されてい
るので、ポンピング信号線３０１、３０２、３０３、３
０４に入ってくるポンピングクロックが“ロウ”状態の
ときにバックバイアス電圧ＶＢＢの絶対値が大きくなる
ようにポンピングすることが理解できる。図４の回路で
、バックバイアスレベル感知回路７００を除外した発振
器１００、駆動器２００、ポンプ回路３００は図７のバ
ックバイアスゼネレータで使用される公知のものと同様
である。
【００２２】図５（Ａ）〜（Ｅ）及び図６は本発明によ
る回路のバックバイアスレベル感知動作とそれによるバ
ックバイアスゼネレータの動作を説明するための波形図
である。図５（Ａ）にはバックバイアス電圧ＶＢＢと時
間Ｔの関係、図５（Ｂ）にはバックバイアスレベル感知
回路７００で第２ＰＭＯＳトランジスタＰ２を通じて接
地電圧Ｖｓｓ端に流れる感知電流ＩＰ２と時間Ｔの関係
、図５（Ｃ）には感知電流ＩＰ２により変動する感知ノ
ードＳの電圧ＶＳと時間Ｔの関係、図５（Ｄ）には遅延
回路Ｄの出力電圧ＶＤと時間Ｔとの関係、図５（Ｅ）に
は発振器１００の出力信号Ｖ１０１（又はＶ１０２）と
時間Ｔの関係、図６には接続点ａの電圧Ｖａ、電圧ＶＳ
、バックバイアス電圧ＶＢＢの電圧特性曲線を各々示す
。
る回路のバックバイアスレベル感知動作とそれによるバ
ックバイアスゼネレータの動作を説明するための波形図
である。図５（Ａ）にはバックバイアス電圧ＶＢＢと時
間Ｔの関係、図５（Ｂ）にはバックバイアスレベル感知
回路７００で第２ＰＭＯＳトランジスタＰ２を通じて接
地電圧Ｖｓｓ端に流れる感知電流ＩＰ２と時間Ｔの関係
、図５（Ｃ）には感知電流ＩＰ２により変動する感知ノ
ードＳの電圧ＶＳと時間Ｔの関係、図５（Ｄ）には遅延
回路Ｄの出力電圧ＶＤと時間Ｔとの関係、図５（Ｅ）に
は発振器１００の出力信号Ｖ１０１（又はＶ１０２）と
時間Ｔの関係、図６には接続点ａの電圧Ｖａ、電圧ＶＳ
、バックバイアス電圧ＶＢＢの電圧特性曲線を各々示す
。
【００２３】特に、図６は図１、図２、図３の回路に関
連して各部分の動作波形を詳細に示した図面である。即
ち、Ｖａ、ＶＳの各特性曲線は遅延回路Ｄを構成するイ
ンバーター間の接続点ａ及び感知ノードＳにおいての電
圧を示す。同図より、図１０の特性曲線に比べて感知ノ
ードＳの応答速度が改善された点を知得することができ
る。これは駆動素子の簡素化に起因するものである。
連して各部分の動作波形を詳細に示した図面である。即
ち、Ｖａ、ＶＳの各特性曲線は遅延回路Ｄを構成するイ
ンバーター間の接続点ａ及び感知ノードＳにおいての電
圧を示す。同図より、図１０の特性曲線に比べて感知ノ
ードＳの応答速度が改善された点を知得することができ
る。これは駆動素子の簡素化に起因するものである。
【００２４】では、図３の回路図と図５及び図６の波形
図を参照して本発明によるバックバイアス電圧レベル感
知動作の実施例を説明する。尚、下記においては、第３
実施例を採用した場合に対してのみ説明するが、図１及
び図２の第１及び第２実施例を採用した場合もこれと同
様の動作状態であるので第３実施例を代表とし他の説明
は省略する。
図を参照して本発明によるバックバイアス電圧レベル感
知動作の実施例を説明する。尚、下記においては、第３
実施例を採用した場合に対してのみ説明するが、図１及
び図２の第１及び第２実施例を採用した場合もこれと同
様の動作状態であるので第３実施例を代表とし他の説明
は省略する。
【００２５】先ず、図５（Ａ）で、時刻ｔ１１以前にお
いては、バックバイアス電圧ＶＢＢの絶対値が、感知ノ
ードＳが発振器１００をエネイブルできるようになる電
圧ＶＢＢＤより大きい値をもつので、バックバイアスゼ
ネレータが動作しない状態にある。第２ＰＭＯＳトラン
ジスタＰ２のゲート電圧になるバックバイアス電圧ＶＢ
Ｂの絶対値が徐々に減少すると、第２ＰＭＯＳトランジ
スタＰ２の導電性も減少していく。それにともなって感
知電流ＩＰ２も徐々に減少し同時に感知ノードＳの電圧
ＶＳも上昇する（図５（Ｂ）、（Ｃ））。そして、時刻
ｔ１１を過ぎてバックバイアス電圧ＶＢＢの絶対値が電
圧ＶＢＢＤより小さくなると、第２ＰＭＯＳトランジス
タＰ２がターンオフし、同時に電圧ＶＳが“ハイ”状態
となり、この“ハイ”状態の電圧ＶＳは遅延回路Ｄに入
力され、遅延回路Ｄは所定時間後（時刻ｔ１２）に“ハ
イ”状態の出力電圧ＶＤを発振器１００に印加する（図
５（Ｄ））。即ち、現在のバックバイアス電圧ＶＢＢが
劣化した状態であるので、これをポンピングして本来の
レベルに戻してやる必要があることを知らせるものであ
る。
いては、バックバイアス電圧ＶＢＢの絶対値が、感知ノ
ードＳが発振器１００をエネイブルできるようになる電
圧ＶＢＢＤより大きい値をもつので、バックバイアスゼ
ネレータが動作しない状態にある。第２ＰＭＯＳトラン
ジスタＰ２のゲート電圧になるバックバイアス電圧ＶＢ
Ｂの絶対値が徐々に減少すると、第２ＰＭＯＳトランジ
スタＰ２の導電性も減少していく。それにともなって感
知電流ＩＰ２も徐々に減少し同時に感知ノードＳの電圧
ＶＳも上昇する（図５（Ｂ）、（Ｃ））。そして、時刻
ｔ１１を過ぎてバックバイアス電圧ＶＢＢの絶対値が電
圧ＶＢＢＤより小さくなると、第２ＰＭＯＳトランジス
タＰ２がターンオフし、同時に電圧ＶＳが“ハイ”状態
となり、この“ハイ”状態の電圧ＶＳは遅延回路Ｄに入
力され、遅延回路Ｄは所定時間後（時刻ｔ１２）に“ハ
イ”状態の出力電圧ＶＤを発振器１００に印加する（図
５（Ｄ））。即ち、現在のバックバイアス電圧ＶＢＢが
劣化した状態であるので、これをポンピングして本来の
レベルに戻してやる必要があることを知らせるものであ
る。
【００２６】発振器１００においては、“ハイ”状態の
入力電圧ＶＤがＮＡＮＤゲート６１に入力されたためエ
ネイブル状態になり、エネイブルされている間（即ち、
電圧ＶＤが“ハイ”状態の間）インバーター６２及び６
３を通じて図５（Ｅ）のようなリング（ｒｉｎｇ）信号
を出力する。発振器１００からリング信号が出力される
間（時刻ｔ１２から時刻ｔ１３まで）、ポンプ回路３０
０が動作することによってバックバイアス電圧ＶＢＢは
所定のレベルに戻る。バックバイアス電圧ＶＢＢがポン
ピングによって所定のレベルに復帰する間に電圧ＶＢＢ
Ｄを越えると第２ＰＭＯＳトランジスタＰ２がターンオ
ンし、これに伴って感知電流ＩＰ２が増加して電圧ＶＳ
が減少するので、それ以上ポンピングが必要ないことが
感知され、発振器１００をディスエイブルする。この場
合、発振器１００の出力は勿論のこと、駆動器２００の
出力が全て“ハイ”状態であるので、ポンプ回路３００
はポンピングを遂行するこができない。
入力電圧ＶＤがＮＡＮＤゲート６１に入力されたためエ
ネイブル状態になり、エネイブルされている間（即ち、
電圧ＶＤが“ハイ”状態の間）インバーター６２及び６
３を通じて図５（Ｅ）のようなリング（ｒｉｎｇ）信号
を出力する。発振器１００からリング信号が出力される
間（時刻ｔ１２から時刻ｔ１３まで）、ポンプ回路３０
０が動作することによってバックバイアス電圧ＶＢＢは
所定のレベルに戻る。バックバイアス電圧ＶＢＢがポン
ピングによって所定のレベルに復帰する間に電圧ＶＢＢ
Ｄを越えると第２ＰＭＯＳトランジスタＰ２がターンオ
ンし、これに伴って感知電流ＩＰ２が増加して電圧ＶＳ
が減少するので、それ以上ポンピングが必要ないことが
感知され、発振器１００をディスエイブルする。この場
合、発振器１００の出力は勿論のこと、駆動器２００の
出力が全て“ハイ”状態であるので、ポンプ回路３００
はポンピングを遂行するこができない。
【００２７】そして、時刻ｔ１３以降に基板内の正孔電
流によるバックバイアス電圧ＶＢＢの劣化が発生し、そ
れに因って第２ＰＭＯＳトランジスタＰ２の導電性が変
化して感知電流ＩＰ２が減少しない限り、バックバイア
ス電圧ＶＢＢは所定のレベルを維持する。
流によるバックバイアス電圧ＶＢＢの劣化が発生し、そ
れに因って第２ＰＭＯＳトランジスタＰ２の導電性が変
化して感知電流ＩＰ２が減少しない限り、バックバイア
ス電圧ＶＢＢは所定のレベルを維持する。
【００２８】以上の説明によって知得るように、本発明
において、感知電流ＩＰ２はバックバイアス電圧ＶＢＢ
端に流れることはなく、接地電圧Ｖｓｓ端に流れるよう
になっているので、バックバイアス電圧ＶＢＢは純粋に
基板自体の固有の特性、即ち正孔電流によってのみ劣化
し、この劣化したバックバイアス電圧ＶＢＢに従ってバ
ックバイアスレベル感知回路５００、６００、７００が
発振器１００を作動することによりバックバイアス電圧
ＶＢＢを所定のレベルに戻すことができる。しかし、前
述の従来の場合においては、バックバイアス電圧ＶＢＢ
が感知電流Ｉｘに因って直接的に劣化させられることは
すでに説明した通りであるので、両者における感知電流
とバックバイアス電圧との関係に差異があるのは明白で
ある。
において、感知電流ＩＰ２はバックバイアス電圧ＶＢＢ
端に流れることはなく、接地電圧Ｖｓｓ端に流れるよう
になっているので、バックバイアス電圧ＶＢＢは純粋に
基板自体の固有の特性、即ち正孔電流によってのみ劣化
し、この劣化したバックバイアス電圧ＶＢＢに従ってバ
ックバイアスレベル感知回路５００、６００、７００が
発振器１００を作動することによりバックバイアス電圧
ＶＢＢを所定のレベルに戻すことができる。しかし、前
述の従来の場合においては、バックバイアス電圧ＶＢＢ
が感知電流Ｉｘに因って直接的に劣化させられることは
すでに説明した通りであるので、両者における感知電流
とバックバイアス電圧との関係に差異があるのは明白で
ある。
【００２９】尚、本発明の実施例においては、バックバ
イアス電圧ＶＢＢによって制御される感知用トランジス
タをＰＭＯＳトランジスタとしているが、所定の動作ト
リップレベルを有する他の形態の絶縁ゲート形トランジ
スタ又は半導体素子で構成することも可能である。そし
て、バックバイアス電圧ＶＢＢの絶対値が電圧ＶＢＢＤ
より大きい場合にオフとなり、電流ＩＰ２が流れないよ
うにし、バックバイアス電圧ＶＢＢの絶対値が電圧ＶＢ
ＢＤより小さい場合にオンとなるようにし、電流ＩＰ２
が流れるようにすることも可能である。
イアス電圧ＶＢＢによって制御される感知用トランジス
タをＰＭＯＳトランジスタとしているが、所定の動作ト
リップレベルを有する他の形態の絶縁ゲート形トランジ
スタ又は半導体素子で構成することも可能である。そし
て、バックバイアス電圧ＶＢＢの絶対値が電圧ＶＢＢＤ
より大きい場合にオフとなり、電流ＩＰ２が流れないよ
うにし、バックバイアス電圧ＶＢＢの絶対値が電圧ＶＢ
ＢＤより小さい場合にオンとなるようにし、電流ＩＰ２
が流れるようにすることも可能である。
【００３０】また、本発明の実施例においては、バック
バイアス電圧ＶＢＢが負である場合に関して説明したが
、バックバイアス電圧ＶＢＢを正にする場合には、図１
、図２、図３、図４のトランジスタＰ２を正のしきい電
圧を有する絶縁ゲート形トランジスタで構成し、図４の
ポンプ回路３００をＮ形のＭＯＳトランジスタ及びＮ形
のＭＯＳキャパシターで構成すれば良い。
バイアス電圧ＶＢＢが負である場合に関して説明したが
、バックバイアス電圧ＶＢＢを正にする場合には、図１
、図２、図３、図４のトランジスタＰ２を正のしきい電
圧を有する絶縁ゲート形トランジスタで構成し、図４の
ポンプ回路３００をＮ形のＭＯＳトランジスタ及びＮ形
のＭＯＳキャパシターで構成すれば良い。
【００３１】あるいは、本発明の実施例においては、バ
ックバイアス電圧ＶＢＢを直接トランジスタＰ２のゲー
トに印加したが、その印加方法は本発明の技術的範囲内
で異なった方法も可能で、これ以外にも本発明の技術的
範囲内で多様に適用できることをこの分野で通常の技術
知識をもつものなら容易に理解することができるであろ
う。そして、本発明の実施例で使用した電源電圧は、半
導体メモリー装置の外部から入ってくる外部電源電圧を
直接使用することもでき、あるいは、この外部電源電圧
を所定レベルの内部電圧に変換して使用することもでき
る。このことは、前記のような感知回路を有する半導体
メモリー装置の動作電圧の範囲により調整すれば良い。
ックバイアス電圧ＶＢＢを直接トランジスタＰ２のゲー
トに印加したが、その印加方法は本発明の技術的範囲内
で異なった方法も可能で、これ以外にも本発明の技術的
範囲内で多様に適用できることをこの分野で通常の技術
知識をもつものなら容易に理解することができるであろ
う。そして、本発明の実施例で使用した電源電圧は、半
導体メモリー装置の外部から入ってくる外部電源電圧を
直接使用することもでき、あるいは、この外部電源電圧
を所定レベルの内部電圧に変換して使用することもでき
る。このことは、前記のような感知回路を有する半導体
メモリー装置の動作電圧の範囲により調整すれば良い。
【００３２】
【発明の効果】以上説明してきたように本発明は、半導
体メモリー装置のバックバイアスゼネレータにおいて、
バックバイアス電圧のレベルで感知電流を制御し、感知
電流の通路とバックバイアス電圧端とが直接接続されな
いようにすることによって、待機時の感知電流に因るバ
ックバイアス電圧の劣化を減少できる効果がある。また
、バックバイアスレベル感知回路の自体的な動作に起因
した頻煩なポンピング動作を抑制できるので、バックバ
イアスゼネレータの動作消費電流を減少できる利点があ
る。その上、劣化したバックバイアス電圧が所定のレベ
ルに復帰するとき発生するバックバイアス電圧端からの
ピーク電圧の発生回数を減少でき、これに因るノイズの
発生も抑制できる利点がある。さらに、本発明による回
路は構造が大変シンプルであるので、その応答特性が確
実に改善できる。
体メモリー装置のバックバイアスゼネレータにおいて、
バックバイアス電圧のレベルで感知電流を制御し、感知
電流の通路とバックバイアス電圧端とが直接接続されな
いようにすることによって、待機時の感知電流に因るバ
ックバイアス電圧の劣化を減少できる効果がある。また
、バックバイアスレベル感知回路の自体的な動作に起因
した頻煩なポンピング動作を抑制できるので、バックバ
イアスゼネレータの動作消費電流を減少できる利点があ
る。その上、劣化したバックバイアス電圧が所定のレベ
ルに復帰するとき発生するバックバイアス電圧端からの
ピーク電圧の発生回数を減少でき、これに因るノイズの
発生も抑制できる利点がある。さらに、本発明による回
路は構造が大変シンプルであるので、その応答特性が確
実に改善できる。
【図１】本発明によるバックバイアスレベル感知回路の
第１実施例の回路図。
第１実施例の回路図。
【図２】本発明によるバックバイアスレベル感知回路の
第２実施例の回路図。
第２実施例の回路図。
【図３】本発明によるバックバイアスレベル感知回路の
第３実施例の回路図。
第３実施例の回路図。
【図４】本発明によるバックバイアスレベル感知回路を
図７のバックバイアスゼネレータに適用した実施例を示
す回路図。
図７のバックバイアスゼネレータに適用した実施例を示
す回路図。
【図５】本発明によるバックバイアスレベル感知回路の
主要部分の電圧と電流の波形図。
主要部分の電圧と電流の波形図。
【図６】本発明によるバックバイアスレベル感知回路の
電圧特性曲線図。
電圧特性曲線図。
【図７】バックバイアスゼネレータの基本構成を示すブ
ロック図。
ロック図。
【図８】従来のバックバイアスレベル感知回路を示す回
路図。
路図。
【図９】図８の回路の主要部分の電圧と電流の波形図。
【図１０】図８の回路の電圧特性曲線図。
Ｐ１ 第１ＰＭＯＳトランジスタ
Ｐ２ 第２ＰＭＯＳトランジスタ
Ｓ 感知ノード
Ｄ 遅延回路
ＩＰ２ 感知電流
ＶＢＢ バックバイアス電圧
ＶＳ 感知ノードの電圧
ＶＤ 遅延回路の出力電圧
Ｖａ 遅延回路の接続点ａの電圧
Claims (20)
- 【請求項１】 半導体装置の基板に所定のバックバイ
アス電圧を供給するポンプ回路を有するバックバイアス
ゼネレータにおけるバックバイアスレベル感知回路にお
いて、ポンプ回路の入力端にポンプ回路の駆動手段を通
じて接続された感知ノードと、バックバイアス電圧に接
続された制御電極と、制御電極とは絶縁物質によって絶
縁されており、制御電極に印加される電圧に従って感知
ノードと接地電圧端との間の導電性を制御するチャネル
と、を具備していることを特徴とする半導体装置のバッ
クバイアスレベル感知回路。 - 【請求項２】 感知ノードが、バックバイアス電圧に
よって制御される絶縁ゲート電界効果トランジスタのチ
ャネルの一端に接続されている請求項１記載の半導体装
置のバックバイアスレベル感知回路。 - 【請求項３】 ポンプ回路の駆動手段が、感知ノード
の電圧状態により動作する発振器と、この発振器の出力
信号をポンプ回路に供給する駆動器と、から構成される
請求項１記載の半導体装置のバックバイアスレベル感知
回路。 - 【請求項４】 制御電極に印加される電圧が、第１状
態の場合にはチャネルを通じて感知ノードから接地電圧
端に電流が流れ、第２状態の場合には電流が流れない請
求項１記載の半導体装置のバックバイアスレベル感知回
路。 - 【請求項５】 制御電極に印加される電圧が、第２状
態の場合にのみポンプ回路の駆動手段が動作する請求項
４記載の半導体装置のバックバイアスレベル感知回路。 - 【請求項６】 第１導電形の基板に所定のバックバイ
アス電圧を供給するポンプ回路と、このポンプ回路にポ
ンピングクロックを供給する発振器とを有するバックバ
イアスゼネレータのバックバイアスレベル感知回路にお
いて、一定電圧がゲートに印加されると共に、発振器の
入力端にチャネルの一端が接続され、電源電圧端にチャ
ネルの他端が接続された第１導電形の第１絶縁ゲート電
界効果トランジスタと、ポンプ回路の出力端にゲートが
接続されると共に、接地電圧端にチャネルの一端が接続
され、発振器の入力端に第１絶縁ゲート電界効果トラン
ジスタのチャネルの一端と共通してチャネルの他端が接
続された第１導電形の第２絶縁ゲート電界効果トランジ
スタと、を具備したことを特徴とする半導体装置のバッ
クバイアスレベル感知回路。 - 【請求項７】 第１絶縁ゲート電界効果トランジスタ
が、ゲートに印加される一定電圧より小さいしきい電圧
を有する請求項６記載の半導体装置のバックバイアスレ
ベル感知回路。 - 【請求項８】 電源電圧が、外部から直接供給される
電圧、又は、外部から供給される電圧を内部電圧に変換
したものである請求項６記載の半導体装置のバックバイ
アスレベル感知回路。 - 【請求項９】 第１及び第２絶縁ゲート電界効果トラ
ンジスタのチャネルの共通接続端の電圧が第２絶縁ゲー
ト電界効果トランジスタのチャネルを通して放電されな
いときにのみ発振器が動作する請求項６記載の半導体装
置のバックバイアスレベル感知回路。 - 【請求項１０】 第１及び第２絶縁ゲート電界効果ト
ランジスタのチャネルの共通接続端と発振器の入力端と
の間に遅延回路が設置されている請求項６記載の半導体
装置のバックバイアスレベル感知回路。 - 【請求項１１】 ゲートとチャネルの一端が共通に接
続され、チャネルの他端が電源電圧に接続された第３Ｐ
ＭＯＳトランジスタと、ゲートとチャネルの一端が共通
に接続され、チャネルの他端が第３ＰＭＯＳトランジス
タのチャネルに接続された第４ＰＭＯＳトランジスタと
、ゲートとチャネルの一端が共通に接続され、チャネル
の他端が第４ＰＭＯＳトランジスタのチャネルに接続さ
れた第５ＰＭＯＳトランジスタと、第４ＰＭＯＳトラン
ジスタと第５ＰＭＯＳトランジスタのチャネルの接続点
に形成され、第１絶縁ゲート電界効果トランジスタのゲ
ートに一定電圧を提供する定電圧ノードと、から構成さ
れたバイアス回路を具備した請求項６記載の半導体装置
のバックバイアスレベル感知回路。 - 【請求項１２】 定電圧ノードから発生する一定電圧
がＶｃｃ／３である請求項１１記載の半導体装置のバッ
クバイアスレベル感知回路。 - 【請求項１３】 第１絶縁ゲート電界効果トランジス
タのゲートに印加される一定電圧が、セルプレート電圧
発生手段から発生される請求項６記載の半導体装置のバ
ックバイアスレベル感知回路。 - 【請求項１４】 第１絶縁ゲート電界効果トランジス
タのゲートに印加される一定電圧がＶｃｃ／２である請
求項１３記載の半導体装置のバックバイアスレベル感知
回路。 - 【請求項１５】 半導体基板に所定のバックバイアス
電圧を供給するポンプ回路と、ポンプ回路にポンピング
クロックを供給する発振器とを有するバックバイアスゼ
ネレータのバックバイアスレベル感知回路において、バ
ックバイアスレベルを感知する感知ノードと、電源電圧
端と感知ノードとの間に接続された第１静的抵抗手段と
、感知ノードに一方の電極が接続された第２静的抵抗手
段と、第２静的抵抗手段の他方の電極と接地電圧端の間
に接続され、ポンプ回路の出力端に制御電極が接続され
た動的抵抗手段と、から構成されることを特徴とする半
導体装置のバックバイアスレベル感知回路。 - 【請求項１６】 ポンプ回路の出力端に接続された制
御電極が第１状態の場合には、感知ノードの電圧が第１
静的抵抗手段により決定され、制御電極が第２状態の場
合には、感知ノードの電圧が第２静的抵抗手段及び動的
抵抗手段により決定される請求項１５記載の半導体装置
のバックバイアスレベル感知回路。 - 【請求項１７】 動的抵抗手段が、第２状態において
のみ導通する請求項１６記載の半導体装置のバックバイ
アスレベル感知回路。 - 【請求項１８】 発振器が、第１状態においてのみ動
作する請求項１６記載の半導体装置のバックバイアスレ
ベル感知回路。 - 【請求項１９】 第１静的抵抗手段が、接地電圧端に
接続されたゲートを有するＰチャネルＭＯＳトランジス
タである請求項１５記載の半導体装置のバックバイアス
レベル感知回路。 - 【請求項２０】 第２静的抵抗手段が、電源電圧端に
接続されたゲートを有するＮチャネルＭＯＳトランジス
タである請求項１５記載の半導体装置のバックバイアス
レベル感知回路。
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|---|---|---|---|
| KR9997/1991 | 1991-06-17 | ||
| KR1019910009999A KR930001236A (ko) | 1991-06-17 | 1991-06-17 | 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로 |
| KR1019910009997A KR940008150B1 (ko) | 1991-06-17 | 1991-06-17 | 반도체 메모리 장치의 백바이어스레벨 감지회로 |
| KR9999/1991 | 1991-06-17 |
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|---|---|---|---|
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-
1992
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