JPH09312095A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 チャージポンプ回路を構成するＮ型ＭＯＳＦ
ＥＴのバックゲート電位を拡散層電位に同期させる回路
方式において、信頼性を悪化させることなく、バックゲ
ート効果による昇圧回路の特性悪化を防止し、電源投入
時、昇圧回路でのジャンクションフォワードによる貫通
電流の防止する。 【解決手段】 ＶCC−ＶPP導通部はチャージポンプ回路
を構成するＮ型ＭＯＳＦＥＴにおいてジャンクションフ
ォワードがおこる可能性のある状態にある場合に、出力
電位を電源電位ＶCCに切り替え、ジャンクションフォワ
ードの発生を防ぐことができる。また、昇圧部が出力電
位ＶPPが一定の電位を越えた場合と、前記ＶCC−ＶPP導
通部が出力ノードと電源電位ＶCCとを導通させた場合に
動作を停止させ、チャージポンプ回路を構成するＮ型Ｍ
ＯＳＦＥＴのソース拡散領域には常に一定の電位を越え
ない値が保持し、かつ、ジャンクションフォワードの発
生を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
するもので、特にチャージポンプ方式の内部昇圧電位発
生回路を有する半導体集積回路に関するものである。

【０００２】

【従来の技術】現在のダイナミックランダムアクセスメ
モリ（以下ＤＲＡＭと称する）においては外部印加電源
をそのまま用いるよりもむしろ、集積回路自体で電圧を
発生させることが望ましい。このことは、集積回路内部
で必要とされる電圧レベルが複数であっても、集積回路
に接続される外部印加電源を単一にすることを可能にす
る。このため、現在のＤＲＡＭでは外部印加電源電圧を
単一として、他に必要な電圧は集積回路内部で発生させ
る方法が取られている。ＤＲＡＭに用いられている内部
電圧発生回路としては、基板電位ないしウェル電位を供
給する基板電位発生回路、内部電源として用いる内部電
源電圧発生回路、内部基準電位として用いる基準電位発
生回路などがある。

【０００３】内部電源として用いる電圧発生回路として
は、昇圧回路と降圧回路があり、これらの内部電圧発生
回路は、外部電源電圧に対する集積回路の動作マージン
の向上や信頼性の確保を狙いとして用いられる。特に、
近年は、外部印加電源電圧が低電圧化される傾向にあ
り、定常的に内部昇圧電位を発生する昇圧回路を登載し
たＤＲＡＭが提案されてきている。内部昇圧電位を発生
させる昇圧回路の方式としてはチャージポンプ型昇圧回
路が知られており、より詳細には、Ｎ型ＭＯＳＦＥＴを
用いたチャージポンプ回路が昇圧回路として用いられる
ことが多い。

【０００４】従来のチャージポンプ回路を用いた昇圧回
路の構成を図１２に示す。この昇圧回路は基準電位発生
部１２０１と比較部１２０２と昇圧部１２０３とから構
成され、さらに昇圧部１２０３はキャパシタを駆動する
ための発振回路１２０４と、発振回路の出力をチャージ
ポンプの駆動に適した信号に変換するためのバッファ回
路１２０５と、キャパシタと整流機能をもつ素子からな
るチャージポンプ昇圧回路１２０６より構成されてい
る。この回路構成において、比較部１２０２は基準電位
発生部１２０１の出力ＶREF と昇圧部１２０３の出力電
位ＶPPを比較し、出力電位ＶPPが所定の電位より高くな
ると昇圧部１２０３の動作をＯＦＦし、出力電位ＶPPが
所定の電位より低くなると昇圧部１２０３の動作をＯＮ
させる制御信号φ1 を送出する。これは常に所定の昇圧
電位ＶPPを得るためのチャージポンプ回路用いた昇圧回
路として最も典型的な回路例である。しかしながら、チ
ャージポンプ昇圧回路１２０６においてＮ型ＭＯＳＦＥ
Ｔを用いた場合、以下のような問題点が揚げられる。

【０００５】チャージポンプ昇圧回路１２０６の基本的
な回路構成を図１３に示す。コンデンサＣ1 とダイオー
ド接続されたＮ型トランジスタＱ1 、Ｑ2 より構成され
る。ノードａには図１２に示したバッファ回路１２０５
の出力が印加される。Ｎ型トランジスタＱ1 のドレイン
端子とゲート端子には電源電位ＶCCが印加される。ノー
ドｂはコンデンサＣ1 とＮ型トランジスタＱ1 、Ｑ2 の
交点である。ノードｃはチャージポンプ昇圧回路の出力
端子、ノードｄはトランジスタＱ2 のバックゲートであ
る。

【０００６】しかしながら、このＮ型トランジスタを用
いたチャージポンプ回路にはＮ型トランジスタＱ2 のバ
ックゲート電位の選び方によって次のような問題点を有
している。以下、ノードｃの電位Ｖc をチャージポンプ
昇圧回路１２０６の出力電位ＶPPとして、Ｎ型トランジ
スタＱ2 のバックゲート電位の選び方による問題点を述
べる。

【０００７】まず、Ｎ型トランジスタＱ2 のバックゲー
ト電位を接地電位ＶSSにした場合のトランジスタＱ2 の
断面図を図１４（ａ）に、この時の各ノードの電位Ｖa
〜Ｖb の変化の様子を図１４（ｂ）に示す。ソース拡散
領域１４０１とバックゲート１４０２間の電位差は図１
４（ｂ）中に斜線で示したようになり、トランジスタの
動作上は大きな値となる。ソース拡散層領域とバックゲ
ート間の電位差が大きくなると、いわゆるバックゲート
効果が起り、トランジスタの閾値Ｖthが大きくなること
が知られている。トランジスタの閾値Ｖthの増加は、ト
ランジスタの動作効率の低下や動作マージンの低下を引
き起こす。また、トランジスタのゲート、ソース端子と
バックゲート間の耐圧が大きくなることにより、素子信
頼性上も好ましくない。

【０００８】他方、Ｎ型トランジスタＱ2 のバックゲー
ト電位を電源電位ＶCCにした場合のトランジスタＱ2 の
断面図を図１５（ａ）に、この時のノードｂ、ｃの電位
Ｖb、Ｖc の変化の様子を図１５（ｂ）に示す。この場
合、前述したＮ型ＭＯＳＦＥＴのバックゲート効果や素
子信頼性の低下の恐れはない。しかし、拡散層領域１５
０２においては図１５（ｂ）中に斜線で示したように、
拡散層電位Ｖb とバックゲート電位ＶCCと接合電位Ｖf
と０≦Ｖ1 ≦Ｖf なる正電位Ｖ1 との間で、

【０００９】

【数３】 となる関係が成立し、ジャンクションフォワードが起こ
る可能性が極めて高くなる。一旦ジャンクションフォワ
ードが起こると、拡散層領域から半導体基板へ電流が流
れ、出力電位はＶPPに達することができなくなる。

【００１０】また、拡散層領域１５０１においても電位
の変動によってはジャンクションフォワードの起こる可
能性が非常に高くなる。以上のように、チャージポンプ
回路を構成するＮ型ＭＯＳＦＥＴのバックゲート電位を
接地電位にした場合には、バックゲート効果のために閾
値が高くなるだけでなく、信頼性低下の可能性がある。
他方、チャージポンプ回路を構成するＮ型ＭＯＳＦＥＴ
のバックゲート電位を電源電位にした場合には、Ｎ型Ｍ
ＯＳＦＥＴの拡散層電位の変動によってジャンクション
フォワードが起こる可能性が非常に高くなる。これらの
問題を回避する方法として、トランジスタＱ2 のバック
ゲート電位を拡散層電位ＶPPの変動に同期させて変動さ
せる方式が考えられる。この場合のチャージポンプ昇圧
回路の１２０６の基本的な回路構成を図１６（ａ）に、
この時のノードＶb 、Ｖc の変化の様子を図１６（ｂ）
に示す。図１６（ａ）に示すように、トランジスタＱ2
のバックゲートにはノードａの電位が印加される。ノー
ドｂにおいては、Ｖb とバックゲート電位Ｖa の電位差
は確保されジャンクションフォワードの対策として効果
がある。しかし、この方式を用いても、ノードｃにおい
て電源投入時の出力電位ＶPPとバックゲート電位となる
ノードａの電位Ｖa との関係が、数１となる期間におい
ては、バックゲート電位を電源電位ＶCCとした場合同
様、ジャンクションフォワードのおこる可能性がある。
また、負荷回路でのリーク電流が大きい場合にも、ジャ
ンクションフォワードの起こる恐れがある。さらに、電
源投入時には、チャージポンプ昇圧回路の出力ノードＶ
PPは通常低レベルになっているので、数１の状態から動
作が開始されることになる。この状態でジャンクション
フォワードが起きた場合も、基板電位の上昇、貫通電流
の増大を引き起こし、回路は正常動作できなくなる可能
性がある。以上のように、トランジスタＱ2 のバックゲ
ート電位を拡散層電位ＶPPの変動に同期させて変動させ
る方式を用いてもチャージポンプ昇圧回路を構成するＮ
型ＭＯＳＦＥＴにおいてのジャンクションフォワードの
対策としては、依然として十分とはいえないのである。

【００１１】

【発明が解決しようとする課題】本提案は上記問題点を
鑑みてなされ、チャージポンプ回路を構成するＮ型ＭＯ
ＳＦＥＴのバックゲート電位を拡散層電位に同期させる
回路方式において、いかなる場合においてもジャンクシ
ョンフォワードが起こらない半導体集積回路を提供する
ものである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
本発明の半導体集積回路は、基準電位発生部と昇圧部と
ＶCC−ＶPP導通部とを設け、昇圧部とＶPP−ＶCC制御部
はそれぞれ制御信号により制御される。ＶCC−ＶPP導通
部は出力電位ＶPPと電源電位ＶCCと接合電位Ｖf と正電
位Ｖ1 との関係が、数１となる場合には、出力ノードと
電源電位ＶCCの接続をＯＮさせることにより、チャージ
ポンプ回路を構成するＮ型ＭＯＳＦＥＴにおいてジャン
クションフォワードがおこる可能性がある場合には、出
力電位を電源電位ＶCCに切り替える。このため、チャー
ジポンプ回路を構成するＮ型ＭＯＳＦＥＴにおけるジャ
ンクションフォワードの発生を防ぐことができる。ま
た、昇圧部は出力電位ＶPPと前記基準電位生成部より生
成される基準電位ＶREF との関係が、数２の場合には前
記昇圧部の動作を停止させる従来の働きに加えて、出力
電位ＶPPと電源電位ＶCCと接合電位Ｖf と正電位Ｖ1 と
の関係が、数１となり前記導通部が出力ノードと電源電
位ＶCCとを導通させた場合においても前記昇圧部の動作
を停止させる。このため、チャージポンプ回路を構成す
るＮ型ＭＯＳＦＥＴのソース拡散領域には常に基準電位
を越えない値が保持され、かつ、ジャンクションフォワ
ードが起こる可能性のある場合には確実に電源電位ＶCC
が印加されることになる。

【００１３】

【発明の実施の形態】以下、図面を参照にして、本発明
の昇圧回路を説明する。なお本発明では特に例としてＤ
ＲＡＭを扱っているが、ＤＲＡＭ以外の他の半導体集積
回路の場合においても、内部昇圧電位発生回路を備えよ
うとする場合には同様の構成が適用できる。

【００１４】図１に本発明の関する昇圧回路の回路構成
を示す。昇圧回路の出力電位ＶPPの基準となる電位ＶRE
F を生成する基準電位発生部１０１と、前記出力電位Ｖ
PPと前記基準電位ＶREF との比較を行い、比較結果によ
り第１の制御信号φ1 を送出する第１の比較部１０２
と、前記出力電位ＶPPと電源電位ＶCCとの比較を行い、
比較結果により第２の制御信号φ2 を送出する第２の比
較部１０３と、前記出力ノードと電源電位ＶCCに接続さ
れ、前記第２の制御信号φ2 により前記出力ノードと電
源電位ＶCCとの導通、分離を切り替えるＶCC−ＶPP導通
部１０４と、前記第１および第２の制御信号φ1 、φ2
より第３の制御信号φ3 を生成する昇圧制御部１０５
と、電源電位ＶCCが印加されると昇圧された出力電位Ｖ
PPを前記出力ノードに送出し、前記第３の制御信号φ3
によりその動作をＯＮ、ＯＦＦされる昇圧部１０６とよ
り構成される。

【００１５】昇圧部１０６は昇圧電位ＶPPを発生させる
キャパシタと整流機能を持つ素子からなるチャージポン
プ型昇圧回路１０７と、チャージポンプ回路１０７のキ
ャパシタを駆動するための信号を発生させる発振回路１
０８と、発振回路の出力をチャージポンプの駆動に適し
た信号に変換するためのバッファ回路１０８とを備えた
もので、制御信号φ3 により昇圧部が動作状態にある場
合には、電源電位ＶCCより昇圧電位ＶPPを生成し出力ノ
ードに送出する。

【００１６】前記第２の比較部１０３は出力電位ＶPPと
電源電位ＶCCと接合電位Ｖf と正電位Ｖ1 との関係が数
１であるかどうかの比較を行い、前記第２の制御信号φ
2 をＶCC−ＶPP導通部１０４に送出する。前記第２の制
御信号φ2 を受けたＶCC−ＶPP導通部１０４は出力電位
ＶPPと電源電位ＶCCと接合電位Ｖf と正電位Ｖ1 との関
係が数１であった場合には、昇圧回路の出力ノードに電
源電位ＶCCを印加する。

【００１７】前記第１の比較部１０２は出力電位ＶPPと
前記基準電位ＶREF との関係が数２であるかどうかの比
較を行い、前記第１の制御信号φ1 を昇圧制御部１０５
に送出する。前記昇圧制御部１０５は前記第１の制御信
号φ1 および第２の比較部１０３から送出される第２の
制御信号φ2 より、前記第３の制御信号φ3 を生成し昇
圧部１０８に送出する。前記第３の制御信号φ3 を受け
た昇圧部１０６は出力電位ＶPPと前記基準電位ＶREF と
の関係が数２かつ出力電位ＶPPと電源電位ＶCCと接合電
位Ｖf と正電位Ｖ1 との関係が数１であった場合には、
昇圧動作を停止する。

【００１８】以上のように、本発明の昇圧回路はジャン
クションフォワードが発生する可能性がある場合には、
昇圧部１０６の昇圧動作を停止させ、ＶPP−ＶCC導通回
路により、昇圧回路の出力ノードと電源電位ＶCCとを導
通させる。

【００１９】次に、各部の詳細回路例を示す。まず基準
電位発生回路１０１の詳細回路例を図２に示す。基準電
位発生回路１０１は内部電位の設定の基準となる電位Ｖ
REFを発生させるもので、外部電源電圧依存性の小さい
出力電位を発生させる回路を用いることが望ましい。本
実施例の場合は、バンドギャップレファレンス回路を用
いている。定電流源２０１、３個のｎｐｎ型バイポーラ
トランジスタ２０２、２０３、２０４及び３個の抵抗２
０５、２０６、２０７を用いて構成されており、負の温
度係数を持つバイポーラトランジスタのエミッタ・ベー
ス間電圧Ｖ1 と、バイポーラトランジスタに流れるエミ
ッタ電流密度に応じてＶ1 の温度係数が変化することを
利用して形成された正の温度係数を持つ抵抗２０５にお
ける降下電圧Ｖ2 とを加算することによって温度依存性
のない安定した基準電圧ＶREF を得ることができる。

【００２０】第１の比較部１０２の詳細回路例を図３に
示す。第１の比較部１０２は昇圧回路の出力電位ＶPPを
抵抗分割する抵抗３０１、３０２と、Ｐ型ＭＯＳＦＥＴ
３０３、３０４とＮ型ＭＯＳＦＥＴ３０５、３０６より
構成される比較器である。昇圧回路の出力電位ＶPPは抵
抗３０１、３０２により抵抗分割されて比較器を構成す
るＮ型ＭＯＳＦＥＴ３０６のゲート端子に入力され、前
記基準電位発生部１０１で生成される基準電位ＶREF は
比較器を構成するＮ型ＭＯＳＦＥＴ３０５のゲート端子
に入力される。このとき、抵抗３０１、３０２の値の選
び方によって比較判定の調整を行うことができ、本発明
においては、出力電位ＶPPと基準電位ＶREF との関係が
数２とどうかの判定を行うように設定されている。判定
結果は制御信号φ1 として送出される。これは、昇圧回
路の出力電位ＶPPが所定の電位より高くなることを防
ぎ、常に一定の出力電位を保つためのものである。

【００２１】第２の比較部１０３の詳細回路例を図４に
示す。第２の比較部１０３は昇圧回路の出力電位ＶPPと
電源電位ＶCCを抵抗分割する抵抗４０１〜４０４と、Ｐ
型ＭＯＳＦＥＴ４０５、４０６とＮ型ＭＯＳＦＥＴ４０
７、４０８より構成される比較器、及びインバータ４０
９により構成される。昇圧回路の出力電位ＶPPと電源電
位ＶCCは抵抗４０１〜４０４により抵抗分割されて比較
器を構成するＮ型ＭＯＳＦＥＴ４０７、４０８のゲート
端子に入力される。このとき、抵抗４０５〜４０８の値
の選び方によって比較判定の調整を行うことができ、本
発明においては、出力電位ＶPPと電源電位ＶCCと接合電
位Ｖf と正電位Ｖ1 との関係が数１となるかどうかの判
定を行うように設定されている。判定結果はインバータ
４０９を介して第２の制御信号φ2 となりＶcc−ＶPP導
通部１０４と昇圧制御部１０５に送出される。これは、
ジャンクションフォワードが起こる可能性があるかどう
かの判定を行うためのものである。図５において前記第
２の制御信号φ2 はバッファ回路として２つのインバー
タ４１０、４０２を介してφ2 となりＶCC−ＶPP導通部
に入力されているが、第２の制御信号φ2 生成過程にお
いてバッファ機能を含むものであるならば、この回路は
省略することができる。制御信号φ2 は本実施例では特
にロジック処理を必要としないので、全体の図１に示す
回路構成図中では省略した。

【００２２】次に、ＶCC−ＶPP導通部１０３の詳細な回
路例を図５に示す。ＶCC−ＶPP導通部１０４は発振回路
５０１、バッファ回路５０２、ＶCC−ＶPP導通回路５０
３より構成されている。昇圧回路の出力ノードと電源電
位ＶCCを導通状態にするＶCC−ＶPP導通回路５０３は、
昇圧回路の出力ノードと電源電位ＶCCとの導通制御をＮ
型ＭＯＳＦＥＴ５０４を用いて行う。前記第２の制御信
号φ2 を受けて発振回路５０１はその発振動作をＯＮ、
ＯＦＦするため、発振回路５０１の動作がＯＮしている
時は、ＶCC−ＶPP導通回路５０３のＮ型ＭＯＳＦＥＴ５
０４に十分な電位が印加され、前記出力ノードと電源電
位ＶCCは導通状態になる。例えば、昇圧回路の出力ノー
ドと電源電位ＶCCを導通させるためにＮ型ＭＯＳＦＥＴ
５０４のゲート電極に与える信号がＶPPとすると、Ｎ型
ＭＯＳＦＥＴ５０４の閾値をＶthとした場合に、昇圧回
路の出力ノードの電位はＶCC−Ｖthにまでしかならな
い。この、いわゆる閾値落ちの現象を回避するため、昇
圧回路の出力ノードと電源電位ノードを導通させる際に
は、Ｎ型ＭＯＳＦＥＴ５０４のゲート電極にＶCCより高
い電位を印加する必要がある。従って本実施例において
は、発振回路５０１とバッファ回路５０２とブートスト
ラップ機能を持つＶCC−ＶPP導通回路５０３を設けてあ
る。昇圧回路の出力ノードと電源電位ＶCCとの導通制御
をＰ型ＭＯＳＦＥＴを用いて行う場合にはこの閾値落ち
の問題は生じないが、Ｐ型ＭＯＳＦＥＴのバックゲート
電位の設定によっては、ジャンクションフォワードが発
生してしまう。この対策としてはＰ型ＭＯＳＦＥＴのバ
ックゲート電位を昇圧回路の出力ノード電位と電源電位
の高い方に設定する回路を新たに設けることが必要とな
り、ＶCCーＶPPの導通回路として適当ではない。

【００２３】昇圧制御部１０５の詳細な回路例を図６に
示す。昇圧制御部１０５はＮＡＮＤゲート６０１と２つ
のインバータ６０１、６０２で構成される。ＮＡＮＤゲ
ート６０１は前記第１の比較回路１０２より送出される
第１の制御信号φ1 と、前記第２の比較回路１０３より
送出される第２の制御信号φ2 のインバータ６０２を介
した信号とを入力にもちその出力信号にインバータ６０
３を介して、第３の制御信号φ3 を生成する。前記第３
の制御信号φ3 は昇圧回路の出力電位ＶPPと電源電位Ｖ
CCと接合電位Ｖf と０≦Ｖ1 ≦Ｖf なる正電位Ｖ1 との
関係が、数１かつ、前記出力電位ＶPPと前記基準電位Ｖ
REF との関係が、数２の場合には前記昇圧部の動作をＯ
ＦＦさせる。このため、出力電位ＶPPが一定の値を越え
る場合に加えて、前記ＶCC−ＶPP導通部１０４が昇圧回
路の出力ノードと電源電位ＶCCを導通させている場合も
前記昇圧部１０６の動作をＯＦＦすることになる。

【００２４】次に昇圧部１０６の詳細な回路例を図７に
示す。発振回路１０８は前記昇圧制御部１０５から送出
される第３の制御信号φ3 により発振、停止が制御され
るもので、その一例として本実施例ではスイッチ用トラ
ンジスタ６０１、６０２を有する５段のリング発振器を
用いる。トランジスタ６０１、６０２のゲート端子に前
記第３の制御信号φ3 を入力することにより発振動作の
ＯＮ、ＯＦＦを制御する。

【００２５】バッファ回路１０９は前記発振回路１０８
の出力をチャージポンプ昇圧回路１０７の駆動に適した
信号に変換するもので本実施例では、インバータで構成
したものを用いる。

【００２６】チャージポンプ昇圧回路１０７はポンプ動
作を行うためのキャパシタ素子と、チャージの流れを一
定方向に制限するための整流機能を持つ素子から構成さ
れるもので、本実施例では、単純な例としてキャパシタ
６０３とＮ型ＭＯＳトランジスタ６０４、６０５を用い
る。このチャージポンプ昇圧回路の入力に、前記発振回
路１０８の発振出力を前記バッファ回路１０９を介して
入力することにより、電源電位ＶCCは昇圧され、出力電
位ＶPPとして昇圧回路の出力ノードに送出されることに
なる。また、図示したようにバッファ回路１０８の出力
電位がＮ型ＭＯＳトランジスタ６０５のバックゲートに
印加されるので、Ｎ型ＭＯＳトランジスタ６０５のバッ
クゲート電位は、高レベルを電源電位ＶCC、低レベルを
接地電位に持つクロック信号となる。この場合には、Ｎ
型ＭＯＳトランジスタ６０５の形成領域と基板とは電気
的に分離する必要があるので、Ｎ型ＭＯＳＦＥＴ６０５
は基板と電気的に分離された導電層上に形成されなけれ
ばならない。

【００２７】従来の技術の項で述べたように、チャージ
ポンプ昇圧回路を構成するＮ型ＭＯＳＦＥＴのバックゲ
ートにクロック信号を与える場合においても、ジャンク
ションフォワードが起こる場合がある。特に電源投入時
には、昇圧回路の出力ノードVPP は通常低レベルになっ
ているので、特別な対策を設けない限り、数１の状態か
ら昇圧動作が開始されることになる。しかしながら、以
上説明してきた本発明の昇圧回路は、第２の比較回路１
０３から送出される第２の制御信号φ2 によりＶCC−Ｖ
pp導通部を制御して、チャージポンプ回路を構成するＮ
型ＭＯＳＦＥＴ内で導通させ、さらに前記昇圧制御部１
０５より送出される前記第３の制御信号φ3 により前記
昇圧制御部１０６の動作のＯＮ、ＯＦＦさせることによ
り、ジャンクションフォワードが起こる可能性がある場
合には、昇圧回路の動作をＯＦＦさせ、昇圧回路の出力
ノードに電源電位ＶCCを印加する。このため、いかなる
場合においても、ジャンクションフォワードの発生を防
止することができる。

【００２８】先に述べたようにジャンクションフォワー
ド対策が必要となるのは、電源投入時、負荷が通常動作
時より著しく重くなる特殊な動作モード時、負荷に異常
な貫通電流が存在する時などである。回路動作が安定し
ている通常動作時、ジャンクションフォワード対策は必
ずしも必要なものではない。また、第２の比較部１０３
を常時動作させると多大な待機時電流が流れる。この待
機時電流を軽減したい場合には、通常動作時に前記第２
の比較部１０３の貫通パスを切ってしまい、第２の比較
部１０３を動作させない方法が考えられる。以下、第２
の実施例として、通常動作時には第２の比較部１０３の
貫通パスを遮断し、さらに、ＶCC−ＶPP導通部１０４で
のＶPP−ＶCC導通パスを遮断状態にするように改良した
ものを示す。

【００２９】第２の実施例として示す昇圧回路は、基本
的な構成を第１の実施例として図１に示したものと同じ
くし、図１に示した第２の比較部１０３とＶPP−ＶCC導
通部１０４をそれぞれ図８、図９に示す回路構成に置き
換えたものである。

【００３０】第２の実施例における第２の比較部１０３
の詳細回路は図８に示すように第１の実施例に示した第
２の比較部（図４参照）に信号ＳＷをゲート入力にもつ
Ｎ型ＭＯＳＦＥＴ８０１〜８０３とＰ型ＭＯＳＦＥＴ８
０４とを追加したものである。昇圧回路が通常動作に入
ると送出されるタイミング信号ＳＷによりＮ型ＭＯＳＦ
ＥＴ８０１〜８０３はＯＦＦするので比較部の貫通パス
は遮断され、信号ＳＷによりＰ型ＭＯＳＦＥＴ８０４は
ＯＮするので信号φ2 はＬレベルに固定される。従って
ＶCC−ＶPP導通部１０４へ送出される第２の制御信号φ
2 もＬレベルに固定される。

【００３１】第２の実施例におけるＶPP−ＶCC導通部１
０４は図９に示すように発振回路９０１とバッファ回路
８０２とブーストラップ機能を持つＶCC−ＶPP導通回路
９０３により構成される。発振回路９０１とバッファ回
路９０２は第１の実施例と同様である。ＶCC−ＶPP導通
回路９０３は、第１の実施例に示したＶCC−ＶPP導通回
路（図５参照）に前記信号ＳＷの反転信号／ＳＷをゲー
ト入力にもつＮ型ＭＯＳＦＥＴ９０４を追加したもので
ある。通常動作時は制御信号φ2 はＬレベルに固定され
るので発振回路９０１は動作せず、昇圧回路が通常動作
に入ると送出されるタイミング信号／ＳＷにより、Ｎ型
ＭＯＳＦＥＴ８９４はＯＮするので、Ｎ型ＭＯＳＦＥＴ
９０５ゲート端子は接地レベルに固定され、昇圧回路の
出力ノードと電源電位ＶCCは確実に遮断される。例え
ば、ＤＲＡＭの場合には一般に電源投入の少し後にフリ
ップフロップ回路の初期化用に信号が出る回路を設ける
ことが多いので、この信号を信号ＳＷとして用いること
によりジャンクションフォワード対策用の手段を使うか
否かを切り替えればよい。

【００３２】図１０は本発明の昇圧回路システムをＤＲ
ＡＭに適用した概略図である。この構成では、本発明の
昇圧回路をワード線駆動用昇圧電源として用いた実施例
である。ワード線駆動系回路は外部から入力されたアド
レス信号にしたがってメモリセルアレイの中のワード線
を選択し、選択すべきワード線を昇圧電位に持ち上げる
機能有するものである。なお図中に明示していないが、
周辺回路には、外部電源電圧で駆動されるものやワード
線駆動用昇圧回路の出力で駆動されるものが含まれる場
合もあり、また、昇圧回路の一部を内部降圧電源で駆動
する場合もある。

【００３３】図１１（ａ）はワード線駆動系回路の実施
例を示すもので、ワード線ドライバ選択回路１１０１、
ローデコーダー回路１１０２とワード線ドライバ回路１
１０３から構成される。前記ワード線ドライバ選択回路
１１０１およびローデコーダ回路１１０２はそれぞれ、
ＮＡＮＤゲート１１０４、１１０５から構成されてお
り、これらＮＡＮＤゲート１１０４、１１０５には電源
として昇圧電位ＶPPが供給される。ワード線ドライバ１
１０３は、Ｐ型ＭＯＳＦＥＴ１１０６とＮ型ＭＯＳＦＥ
Ｔ１１０７、１１０８から構成されている。ＭＯＳＦＲ
ＥＴ１１０６のゲートにはローデコーダ回路１１０２の
出力が、ソースにはワード線ドライバ選択回路１１０１
の出力が、バックゲートには昇圧電位ＶPPがそれぞれ供
給される。ＭＯＳトランジスタ１１０７のドレイン、ソ
ース間は、前記ＭＯＳトランジスタ１１０６のドレイン
と接地電位間に接続され、ゲートにはローデコーダ回路
１１０２の出力が供給される。ＭＯＳＦＥＴ１１０８の
ドレイン、ソース間は、前記ＭＯＳＦＥＴ１１０６のオ
フ時にワード線ＷＬをＬレベルに設定するための信号が
供給される。

【００３４】図１１（ｂ）は前記ワード線駆動回路の他
の構成を示している。この回路では、ワード線ドライバ
選択回路１１０９をＮＡＮＤゲート１１１０とインバー
タ１１１１で構成し、ローデコーダ回路１１１２をＮＡ
ＮＤゲート１１１４、ＮＯＲゲート１１１４およびイン
バータ１１１５で構成している。ワード線ドライバ１１
１６はＰ型ＭＯＳＦＥＴ１１１７とＮ型ＭＯＳＦＥＴ１
１１８で構成されており、この回路では図１１（ａ）で
示したＭＯＳＦＥＴ１１０８は不要となる。インバータ
１１１１の出力およびＮＡＮＤゲート１１１３の出力は
それぞれ、ＮＯＲゲート１１１４に供給される。このＮ
ＯＲゲート１１１４の出力はインバータ１１１５で反転
されＭＯＳＦＥＴ１１１７、１１１８のゲートに供給さ
れる。前記ＮＡＮＤゲート１１１０、１１１３、インバ
ータ１１１１、１１１５、およびＮＯＲゲート１１１４
にはそれぞれ、電源として昇圧電位ＶPPが供給されるよ
うになっている。このような構成でも、基本的には図１
１（ａ）に示した回路と同様な動作を行うことになる。

【００３５】これらワード線駆動回路の特徴的な部分
は、ワード線ＷＬを駆動するドライバが図１１（ａ）に
おいてはＰ型ＭＯＳＦＥＴ１１０６、図１０（ｂ）にお
いてはＰ型ＭＯＳＦＥＴ１１１７であり、そのソースに
昇圧電位ＶPPで駆動された信号もしくはＶPPそのものが
供給されることである。このようにワード線駆動のため
のドライバをＰ型ＭＯＳＦＥＴで構成する方式は、外部
から印加される電流電源が低い場合にもワード線ＷＬの
電位を十分高く設定できる。そして、この場合には当然
ながら、ワード線駆動回路に電源として接続されるＶPP
には、安定した昇圧電位ＶPPを供給することが必要とな
る。

【００３６】また、本実施例で扱っていないが、スタン
ドバイ時（待機時）とアクティブ時（動作時）用に別の
昇圧回路を設ける場合があるが、この場合の構成にも本
発明を容易に拡張できることは明らかである。

【００３７】

【発明の効果】以上説明したように、本発明の半導体集
積回路を用いることにより、チャージポンプ昇圧回路を
構成するＮ型ＭＯＳＦＥＴのバックゲート電位を拡散層
電位に同期させる回路方式において、信頼性を悪化させ
ることなく、バックゲート効果による昇圧回路の特性悪
化を防止する。さらには、電源投入時に昇圧回路でのジ
ャンクションフォワードの発生を防止することにより、
電源投入時の貫通電流の防止にも寄与するものである。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の昇圧回路の回路構成
を示した図である。

【図２】図１の基準電位発生部の詳細を示した回路図で
ある。

【図３】図１の第１の比較部の詳細を示した回路図であ
る。

【図４】図１の第２の比較部の詳細を示した回路図であ
る。

【図５】図１のＶCC−ＶPP導通部の第１の実施例におけ
る詳細を示した回路図である。

【図６】図１の昇圧制御部の詳細を示した回路図であ
る。

【図７】図１の昇圧部の詳細を示した回路図である。

【図８】図１の第２の比較部の第２の実施例における詳
細を示した回路図である。

【図９】図１のＶCC−ＶPP導通部の第２の実施例におけ
る詳細を示した回路図である。

【図１０】本発明をＤＲＡＭに適用した場合の概略図で
ある。

【図１１】ワード線駆動回路の詳細を示した回路図であ
る。

【図１２】従来の半導体集積回路の昇圧回路の回路構成
図である。

【図１３】チャージポンプ昇圧回路の基本的な回路図で
ある。

【図１４】バックゲート電位に接地電位ＶSSを印加した
場合のトランジスタの断面図と各ノードの電位の変化を
示した図である。

【図１５】バックゲート電位に電源電位ＶCCを印加した
場合のトランジスタの断面図と各ノードの電位の変化を
示した図である。

【図１６】バックゲート電位クロック信号をを印加した
場合のチャージポンプ昇圧回路の基本的な回路図と各ノ
ードの電位の変化を示した図である。

【符号の説明】

１０２ 第１の比較部 １０３ 第２の比較部 １０４ ＶCC−ＶPP導通部 １０５ 昇圧制御部 φ1 第１の制御信号 φ2 第２の制御信号 φ3 第３の制御信号 ＶREF 基準電位 ＶPP 出力電位 ＶCC 電源電位 ＳＷ 制御信号 ／ＳＷ 制御信号の反転信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 出力ノードを有し、電源電位ＶCCより昇
   圧された出力電位ＶPPを前記出力ノードに送出する半導
   体集積回路において、 電源電位ＶCCより前記出力電位ＶPPの基準となる安定し
   た電位ＶREF を生成する基準電位発生部と、 前記出力電位ＶPPと前記基準電位ＶREF との比較を行
   い、第１の制御信号を送出する第１の比較部と、 前記出力電位ＶPPと電源電位ＶCCとの比較を行い、第２
   の制御信号を送出する第２の比較部と、 前記出力ノードと電源電位ＶCCとに接続され、前記第２
   の制御信号により前記出力ノードと電源電位の接続をＯ
   Ｎ，ＯＦＦさせる導通部と、 前記第１および第２の制御信号を入力に持ち第３の制御
   信号を送出する昇圧制御部と、 電位が与えられると発振出力を送出する発振回路と、前
   記発振回路の発振出力が入力されるバッファ回路と、前
   記バッファ回路の出力信号を入力にもちＮ型ＭＯＳＦＥ
   Ｔと容量素子とより形成され、その出力は前記出力ノー
   ドに接続されるチャージポンプ型昇圧回路とからなり、
   前記第３の制御信号により動作をＯＮ、ＯＦＦされる昇
   圧部とを具備し、前記第２の制御信号は前記出力電位Ｖ
   PPと電源電位ＶCCと接合電位Ｖf と０≦Ｖ1 ≦Ｖf なる
   正電位Ｖ1 との関係が、 【数１】 の場合には、前記導通部の出力ノードと電源電位を導通
   させ、前記第３の制御信号は前記出力電位ＶPPと電源電
   位ＶCCと接合電位Ｖf と０≦Ｖ1 ≦Ｖf なる正電位Ｖ1
   との関係が、 【数４】 かつ、前記出力電位ＶPPと前記基準電位ＶREF との関係
   が、 【数２】 の場合には前記昇圧部の動作をＯＦＦさせることを特徴
   とする半導体集積回路。
2. 【請求項２】 前記チャージポンプ型昇圧回路は、前記
   出力ノードと、容量素子の一方の端子間に接続されたＮ
   型ＭＯＳＦＥＴを有し、このＮ型ＭＯＳＦＥＴは、この
   集積回路が構成される基板と電気的に分離されたＰ型導
   電層上に形成され、高レベルをチャージポンプ回路の電
   源となる電位とし、低レベルを接地電位とするクロック
   信号がこのＰ型導電層に供給されることを特徴とする請
   求項１項に記載の半導体集積回路。
3. 【請求項３】 前記導通部は一方を前記出力ノード、他
   方を電源電位に接続されたＮ型ＭＯＳＦＥＴを有し、出
   力電位ＶPPと電源電位ＶCCと接合電位Ｖf と正電位Ｖ1
   との関係が、 【数５】 の場合には、このＮ型ＭＯＳＦＥＴのゲート電極に十分
   に昇圧された高電位を印加して、前記昇圧部の出力ノー
   ドと電源電位ＶCCノードを導通させることを特徴とする
   請求項１記載の半導体集積回路。
4. 【請求項４】 前記導通制御部は前記昇圧部の出力ノー
   ドの電位ＶPPが十分昇圧されて、出力電位ＶPPと電源電
   位ＶCCと接合電位Ｖf と正電位Ｖ1 との関係が、 【数６】 となるタイミングで回路動作を停止することを特徴とす
   る請求項１記載の半導体集積回路。
5. 【請求項５】 前記昇圧部の出力電位ＶPPはダイナミッ
   ク型ＲＡＭのワード線を駆動する電位であることを特徴
   とする請求項１乃至４記載の半導体集積回路。