JPH04368743A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH04368743A JPH04368743A JP14471791A JP14471791A JPH04368743A JP H04368743 A JPH04368743 A JP H04368743A JP 14471791 A JP14471791 A JP 14471791A JP 14471791 A JP14471791 A JP 14471791A JP H04368743 A JPH04368743 A JP H04368743A
- Authority
- JP
- Japan
- Prior art keywords
- relay
- comparator circuit
- digital signal
- input
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Relay Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル信号によ
りリレーを駆動し、一定の遅延特性をもって動作するコ
ンパレータ回路に関するものである。
りリレーを駆動し、一定の遅延特性をもって動作するコ
ンパレータ回路に関するものである。
【０００２】
【従来の技術】図３はこの種従来のコンパレータ回路の
構成を示す回路図である。図において、１はベース電流
制限用の抵抗、２はＮＰＮ型のトランジスタ３のベース
−エミッタ間逆電圧保護用のダイオード、４は電圧源、
５は所定の遅延特性を有するオンディレイもしくはオフ
ディレイのディレイタイマリレー、６はディジタル信号
が入力される入力端子である。
構成を示す回路図である。図において、１はベース電流
制限用の抵抗、２はＮＰＮ型のトランジスタ３のベース
−エミッタ間逆電圧保護用のダイオード、４は電圧源、
５は所定の遅延特性を有するオンディレイもしくはオフ
ディレイのディレイタイマリレー、６はディジタル信号
が入力される入力端子である。
【０００３】次に動作について説明する。入力端子６に
はディジタル信号として＋ＶＩＮあるいは−ＶＩＮが入
力される。今、ディジタル信号−ＶＩＮが入力されると
、ダイオード２、抵抗１を通して電流が流れ、トランジ
スタ３のベース−エミッタ間に逆電圧が印加され、トラ
ンジスタ３は遮断状態となりディレイタイマリレー５は
非励磁状態となる。また、ディジタル信号＋ＶＩＮが入
力されると、抵抗１を通じてトランジスタ３にベース電
流が流れ、トランジスタ３は導通状態となりディレイタ
イマリレー５は励磁状態となる。従って、ディレイタイ
マリレー５がタイムカウントを開始し予め設定された時
間でディレイタイマリレー５がタイムアップするとコン
パレータ回路としての出力がなされる。
はディジタル信号として＋ＶＩＮあるいは−ＶＩＮが入
力される。今、ディジタル信号−ＶＩＮが入力されると
、ダイオード２、抵抗１を通して電流が流れ、トランジ
スタ３のベース−エミッタ間に逆電圧が印加され、トラ
ンジスタ３は遮断状態となりディレイタイマリレー５は
非励磁状態となる。また、ディジタル信号＋ＶＩＮが入
力されると、抵抗１を通じてトランジスタ３にベース電
流が流れ、トランジスタ３は導通状態となりディレイタ
イマリレー５は励磁状態となる。従って、ディレイタイ
マリレー５がタイムカウントを開始し予め設定された時
間でディレイタイマリレー５がタイムアップするとコン
パレータ回路としての出力がなされる。
【０００４】
【発明が解決しようとする課題】従来のコンパレータ回
路は以上のように構成されているので、以下のような問
題点があった。即ち、ディレイタイマリレー５にはそれ
が確実に動作状態に入るために必要な時間（規定復帰時
間）が存在し、入力されるディジタル信号がこの時間内
に喪失するとディレイタイマリレー５が動作しないこと
になる。また、ディレイタイマリレー５が動作状態に入
った後、入力信号がなくなり再び入力されたような場合
は、入力信号に対して瞬時に動作するケースも生じ得る
。このように、タイマ動作が不安定になるという問題点
があった。この発明は以上のような問題点を解消するた
めになされたもので、安定した動作特性が得られるコン
パレータ回路を提供せんとするものである。
路は以上のように構成されているので、以下のような問
題点があった。即ち、ディレイタイマリレー５にはそれ
が確実に動作状態に入るために必要な時間（規定復帰時
間）が存在し、入力されるディジタル信号がこの時間内
に喪失するとディレイタイマリレー５が動作しないこと
になる。また、ディレイタイマリレー５が動作状態に入
った後、入力信号がなくなり再び入力されたような場合
は、入力信号に対して瞬時に動作するケースも生じ得る
。このように、タイマ動作が不安定になるという問題点
があった。この発明は以上のような問題点を解消するた
めになされたもので、安定した動作特性が得られるコン
パレータ回路を提供せんとするものである。
【０００５】
【課題を解決するための手段】この発明に係るコンパレ
ータ回路は、その遅延特性に相当する時定数を有するコ
ンデンサと抵抗とからなるＣＲ回路を経てディジタル信
号を入力する構成とし、そのリレーとして瞬時動作型を
使用するようにしたものである。
ータ回路は、その遅延特性に相当する時定数を有するコ
ンデンサと抵抗とからなるＣＲ回路を経てディジタル信
号を入力する構成とし、そのリレーとして瞬時動作型を
使用するようにしたものである。
【０００６】
【作用】ディジタル信号はＣＲ回路を経ることにより所
定の時間遅れた後リレーを駆動し、リレーは瞬時に動作
してコンパレータ回路としての出力がなされる。
定の時間遅れた後リレーを駆動し、リレーは瞬時に動作
してコンパレータ回路としての出力がなされる。
【０００７】
【実施例】図１はこの発明の一実施例によるコンパレー
タ回路の構成を示す回路図である。図において、１ない
し４および６は従来と同等のもので説明を省略する。７
はコンパレータ回路として要求される遅延特性に相当す
る時定数を設定するための抵抗、８は同様の時定数設定
用のコンデンサ、９は演算増幅器で、以上の抵抗７、コ
ンデンサ８および演算増幅器９によりＣＲ回路１０を構
成する。１１は瞬時動作型のリレーである。
タ回路の構成を示す回路図である。図において、１ない
し４および６は従来と同等のもので説明を省略する。７
はコンパレータ回路として要求される遅延特性に相当す
る時定数を設定するための抵抗、８は同様の時定数設定
用のコンデンサ、９は演算増幅器で、以上の抵抗７、コ
ンデンサ８および演算増幅器９によりＣＲ回路１０を構
成する。１１は瞬時動作型のリレーである。
【０００８】次に動作について説明する。今、入力端子
６にディジタル信号−ＶＩＮが入力されると、抵抗７と
コンデンサ８とで定まる時間Ｔ（Ｔ≒（抵抗７の抵抗値
）×（コンデンサ８のキャパシタンス値）× ｌｎ．２
）後に演算増幅器９の出力電圧が負となり、ダイオード
２、抵抗１を通して電流が流れ、トランジスタ３のベー
ス−エミッタ間に逆電圧が印加され、トランジスタ３は
遮断状態となりリレー１１は非励磁状態となる。また、
入力端子６にディジタル信号＋ＶＩＮが入力されると、
同じく抵抗７とコンデンサ８とで定まる時間Ｔ後に演算
増幅器９の出力電圧が正となり、抵抗１を通じてトラン
ジスタ３にベース電流が流れ、トランジスタ３は導通状
態となりリレー１１は励磁状態となって瞬時に動作する
。
６にディジタル信号−ＶＩＮが入力されると、抵抗７と
コンデンサ８とで定まる時間Ｔ（Ｔ≒（抵抗７の抵抗値
）×（コンデンサ８のキャパシタンス値）× ｌｎ．２
）後に演算増幅器９の出力電圧が負となり、ダイオード
２、抵抗１を通して電流が流れ、トランジスタ３のベー
ス−エミッタ間に逆電圧が印加され、トランジスタ３は
遮断状態となりリレー１１は非励磁状態となる。また、
入力端子６にディジタル信号＋ＶＩＮが入力されると、
同じく抵抗７とコンデンサ８とで定まる時間Ｔ後に演算
増幅器９の出力電圧が正となり、抵抗１を通じてトラン
ジスタ３にベース電流が流れ、トランジスタ３は導通状
態となりリレー１１は励磁状態となって瞬時に動作する
。
【０００９】以上のように、この実施例ではＣＲ回路１
０により所望の遅延特性が安定して確保され、従来のデ
ィレイタイマリレー５を使用した場合の不安定要因がな
くなるので、コンパレータ回路として安定した動作特性
が得られる訳である。
０により所望の遅延特性が安定して確保され、従来のデ
ィレイタイマリレー５を使用した場合の不安定要因がな
くなるので、コンパレータ回路として安定した動作特性
が得られる訳である。
【００１０】図２はこの発明の他の実施例を示すもので
、ＰＮＰ型のトランジスタ１２を使用することにより、
ディジタル信号＋ＶＩＮが入力された時にリレー１１が
非励磁状態となり、ディジタル信号−ＶＩＮが入力され
た時にリレー１１が励磁状態となるようにしたもので、
他の動作特性は図１のものと同様である。
、ＰＮＰ型のトランジスタ１２を使用することにより、
ディジタル信号＋ＶＩＮが入力された時にリレー１１が
非励磁状態となり、ディジタル信号−ＶＩＮが入力され
た時にリレー１１が励磁状態となるようにしたもので、
他の動作特性は図１のものと同様である。
【００１１】
【発明の効果】この発明は以上のように、所定のＣＲ回
路と瞬時動作型のリレーを使用したので、コンパレータ
回路として所望の遅延特性を有する安定した動作が得ら
れる。
路と瞬時動作型のリレーを使用したので、コンパレータ
回路として所望の遅延特性を有する安定した動作が得ら
れる。
【図１】この発明の一実施例によるコンパレータ回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】この発明の他の実施例によるものを示す回路図
である。
である。
【図３】従来のコンパレータ回路の構成を示す回路図で
ある。
ある。
３ トランジスタ
７ 抵抗
８ コンデンサ
１０ ＣＲ回路
１１ リレー
Claims (1)
- 【請求項１】 ディジタル信号によりリレーを駆動し
、一定の遅延特性をもって動作するコンパレータ回路に
おいて、上記ディジタル信号を、上記遅延特性に相当す
る時定数を有するコンデンサと抵抗とからなるＣＲ回路
を経て入力し、上記リレーとして瞬時動作型を使用する
ようにしたことを特徴とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14471791A JPH04368743A (ja) | 1991-06-17 | 1991-06-17 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14471791A JPH04368743A (ja) | 1991-06-17 | 1991-06-17 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368743A true JPH04368743A (ja) | 1992-12-21 |
Family
ID=15368666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14471791A Pending JPH04368743A (ja) | 1991-06-17 | 1991-06-17 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368743A (ja) |
-
1991
- 1991-06-17 JP JP14471791A patent/JPH04368743A/ja active Pending
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