JPH036036Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はＣ−MOS用電源回路の改良に関する。

接点の動作信号を読出すデイジタル回路にあつ
ては、ノイズマージンを大きくとり、かつ接点へ
の供給電流をある程度大きくする必要から24Vの
直流電源が多用されている。しかし、24Vの直流
電源ではＣ−MOS回路に直接適用できないので、
24V直流電圧を電圧降下する等の工夫を施してＣ
−MOS回路に適用している。第１図および第２
図はそれぞれ従来のＣ−MOS用電源回路を示し、
第１図は回路供給電圧Vaを抵抗１にて電圧降下
した後、ツエナーダイオード２により一定電圧の
Ｃ−MOS用電源電圧Vbを得る構成である。次
に、第２図は回路供給電圧Vaの変動を抵抗３を
介してトランジスタ４で吸収し一定電圧のＣ−
MOS用電源電圧を得る構成である。５は基準電
圧用ダイオードである。そして、第３図に示すＣ
−MOSICにおいて図示一点鎖線のブロツク部分
６に第１図又は第２図のＣ−MOS用電源回路が
適用される。なお、第３図において７は信号入力
端子、８〜１０は第１の抵抗分圧回路を構成する
抵抗、１１はフイルタ用コンデンサ、１２はＣ−
MOSゲートである。

ところで、第１図および第２図の回路では、回
路供給電圧Vaに誤差があり、或いは回路供給電
圧Va自体に変動があつてもツエナーダイオード
２又はトランジスタ４により一定のＣ−MOS電
源電圧Vbを得ることができるが、上記回路を第
３図のような回路に適用したときには逆に欠点と
なる。つまり、第３図のように入力側に分圧抵抗
８〜１０を有しこれらの抵抗８〜１０で回路供給
電圧Vaを分圧するものでは、回路供給電圧Vaの
誤差や変動がそのまま抵抗８〜１０で分圧されて
Ｃ−MOSゲート１２に入力されるが、このとき
Vb自体は定電圧化されているので、Ｃ−MOSゲ
ート１２の入力電圧がＣ−MOS電源電圧Vbより
も高くなつてしまうことがある。そこで、従来の
回路はＣ−MOSゲート入力電圧がＣ−MOS電源
電圧Vbよりも高くならないように図示点線で示
す保護用ダイオード１３を設ける必要がある。ま
た、Ｃ−MOS用電源電圧Vaが大きく変動した際
にＣ−MOSゲート入力電圧が変動するが、Ｃ−
MOSゲート１２のスレツシユホールドレベルが
一定となつているため、入力電圧がスレツシユホ
ールドレベルに近づくと、出力が不安定となる欠
点がある。

本考案は上記実情にかんがみてなされたもの
で、その目的とするところは、Ｃ−MOS電源電
圧を、定電圧ではなく回路供給電圧を抵抗にて分
圧した電圧を用いることにより従来の欠点を除去
するＣ−MOS用電源回路を提供するものとする。

以下、本考案の一実施例について第４図を参照
して説明する。この第４図の回路は、回路供給電
圧Vaを、トランジスタ２１のコレクタ・ベース
間に挿入する分圧用抵抗２２と他端を零電位に接
続した分圧用抵抗２３とで分圧してトランジスタ
２１のベースに供給し、同トランジスタ２１のエ
ミツタ側よりＣ−MOS電源電圧Vbを取り出す構
成である。つまり、この回路は、第２の抵抗分圧
回路を構成する抵抗２２，２３による分圧手段を
とるとともに、トランジスタ２１をエミツタホロ
ア形式とし低出力インピーダンスによりＣ−
MOS電源電圧Vbを得るようにしたＣ−MOS用
電源回路である。そして、第４図に示す回路は第
５図のＣ−MOS回路において図示一点鎖線のブ
ロツク部分２４に適用される。なお、第５図の符
号は第３図と同一部分では同一符号を付してあ
る。

次に、第４図および第５図を用いて本実施例の
作用について説明する。回路供給電圧Vaは、抵
抗２２，２３からなる第２の抵抗分圧回路で分圧
され、その分圧信号がエミツタホロワ接続のトラ
ンジスタ２１で制御されてエミツタ側よりＣ−
MOS用電源電圧Vbとして取出される。この場
合、Ｃ−MOS用電源電圧Vbは第２の抵抗分圧回
路の分圧比によつて決定される。すなわち、回路
供給電圧Vaの変化に対して上記Ｃ−MOS用電源
電圧Vbの傾きは、抵抗２２，２３の抵抗値をＲ
２２，Ｒ２３とすると次の(1)式で現わされる。

Vbの傾き＝R23／（R22＋R23） ……(1) また、回路供給電圧Vaは、抵抗８〜１０から
なる第１の抵抗分圧回路で分圧され、Ｃ−MOS
ゲート入力電圧VinとしてＣ−MOSゲート１２
に入力される。この場合、Ｃ−MOSゲート入力
電圧Vinは第１の抵抗分圧回路の分圧比によつて
決定される。すなわち、回路供給電圧Vaの変化
に対して上記Ｃ−MOSゲート入力電圧Vinの傾
きは、抵抗８〜１０の抵抗値をＲ８，Ｒ９，Ｒ１
０とすると次の(2)式で現わされる。

Vinの傾き＝R10／（［R8＋R9］＋R10）……(2) 今、前記第(2)式で現わされる第１の抵抗分圧回
路の分圧比が前記第(1)式で現わされる第２の抵抗
分圧回路の分圧比よりも大きくならないように、
抵抗８〜１０の抵抗値Ｒ８〜Ｒ１０と抵抗２２，
２３の抵抗値Ｒ２２，Ｒ２３を設定したとする
と、回路供給電圧Vaの変化に対し、Ｃ−MOSゲ
ート入力電圧VinとＣ−MOS用電源電圧Vbの傾
きは、前記(1)式，(2)式によりそれぞれ第６図の
イ，ロのようになる。また、Ｃ−MOS用電源電
圧Vbの変化に応じて、スレツシユホールドレベ
ルも第６図ハのように変化する。なお、第６図に
おいてVbmaxはＣ−MOS最大電源電圧、Vboは
Ｃ−MOS動作電圧である。

したがつて、第６図から明らかなように、第１
の抵抗分圧回路の分圧比が第２の抵抗分圧回路の
分圧比よりも大きくならないように各抵抗値を設
定することにより、回路供給電圧Vaが変動して
もＣ−MOSゲート入力電圧Vin（図示イ）が電源
電圧Vb（図示ロ）よりも高くなることはなくな
る。よつて、従来のように第３図に示す保護用ダ
イオード１３を設ける必要がなくなる。しかも、
スレツシユホールドレベルも第６図ハのように変
化するので、回路供給電圧Vaの変動によつて不
安定な動作となることはない。

また、回路供給電圧Vaを抵抗２２，２３で分
圧し、その分圧信号でエミツタホロワ接続のトラ
ンジスタ２１を制御してエミツタ側よりＣ−
MOS電源電圧Vbを得ており、抵抗２２，２３に
よる分圧手段をとつているためエミツタ側に現わ
れるＣ−MOS用電源電圧Vbの誤差は小さくな
る。

以上詳記したように本考案によれば、回路供給
電圧とＣ−MOS用電源電圧との間に、回路供給
電圧を分圧する抵抗分圧回路と、この抵抗分圧回
路の分圧信号を受けて動作制御するエミツタホロ
ア接続のトランジスタとからなるＣ−MOS用電
源回路を適用したので、回路供給電圧が変化して
もＣ−MOS入力電圧とＣ−MOS電源電圧とを常
に所定の傾きで電圧差を維持させることができ、
特に回路供給電圧の変動を考慮してそのための回
路部品を追加する必要がない。また、回路供給電
圧の変動に追随してＣ−MOS回路のスレツシユ
ホールドレベルが変化するので、回路供給電圧が
変動しても安定した動作を行なうことができるＣ
−MOS用電源回路を提供できる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来回路の構成
図、第３図は従来回路を適用したＣ−MOS回路
の構成図、第４図は本考案に係るＣ−MOS用電
源回路の一実施例を示す構成図、第５図は第４図
の回路を適用したＣ−MOS回路の構成図、第６
図は本考案回路の動作を説明する図である。 ２１……トランジスタ、２２，２３……分圧用
抵抗。

Claims (1)

1. 【実用新案登録請求の範囲】 回路供給電圧に第１、第２および第３の抵抗の
   順序で直列接続された第１の抵抗分圧回路が接続
   され、そのうち第１の抵抗と第２の抵抗との間に
   接点信号が入力され、かつ、第２の抵抗と第３の
   抵抗との間から得られる電圧を入力電圧とするＣ
   −MOS回路に適用するＣ−MOS用電源回路にお
   いて、 前記回路供給電圧を分圧する第２の抵抗分圧回
   路と、この第２の抵抗分圧回路の分圧信号をベー
   ス入力として受けエミツタ側より前記Ｃ−MOS
   回路の電源電圧を出力するエミツタホロワ接続の
   トランジスタとからなり、前記第２の抵抗分圧回
   路の分圧比を前記第１の抵抗分圧回路の分圧比よ
   りも大きくしたことを特徴とするＣ−MOS用電
   源回路。