JPH04369029A - スタッフ同期回路におけるメモリ制御方式 - Google Patents
スタッフ同期回路におけるメモリ制御方式Info
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- JPH04369029A JPH04369029A JP14569591A JP14569591A JPH04369029A JP H04369029 A JPH04369029 A JP H04369029A JP 14569591 A JP14569591 A JP 14569591A JP 14569591 A JP14569591 A JP 14569591A JP H04369029 A JPH04369029 A JP H04369029A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、或る非同期信号のスタ
ッフ多重／分離を行う装置における伝送遅延時間最小方
式に関する。
ッフ多重／分離を行う装置における伝送遅延時間最小方
式に関する。
【０００２】
【従来の技術】以下、図５の回路により或る非同期信号
の伝送遅延時間方式を説明する。図５において、１１と
１２は書き込み側の回路であり、１１は第１カウンタ、
１２は第１デコーダである。尚、１３と１４は読みだし
側の回路であり、１３は第２カウンタ、１４は第２デコ
ーダである。又、１５は位相比較器、１６はメモリ部で
ある。
の伝送遅延時間方式を説明する。図５において、１１と
１２は書き込み側の回路であり、１１は第１カウンタ、
１２は第１デコーダである。尚、１３と１４は読みだし
側の回路であり、１３は第２カウンタ、１４は第２デコ
ーダである。又、１５は位相比較器、１６はメモリ部で
ある。
【０００３】図５において、例えば８ビットカウンタを
構成する第１カウンタ１１は書き込みクロックに叩かれ
て固定カウントを行い、例えば８ビットからなるカウン
トアドレス値（Ｑ０ 〜Ｑ１５）を出力する。第１デコ
ーダ１２は、このカウントアドレス値（Ｑ０ 〜Ｑ１５
）をデコードすることにより、１６個の書き込みクロッ
クの間に１パルスが存在する固定の１６本の書き込みイ
ネーブル信号（ＷＥＮ０ 〜ＷＥＮ１５）に変換し、該
信号（ＷＥＮ０ 〜ＷＥＮ１５）をメモリ部６に加える
。
構成する第１カウンタ１１は書き込みクロックに叩かれ
て固定カウントを行い、例えば８ビットからなるカウン
トアドレス値（Ｑ０ 〜Ｑ１５）を出力する。第１デコ
ーダ１２は、このカウントアドレス値（Ｑ０ 〜Ｑ１５
）をデコードすることにより、１６個の書き込みクロッ
クの間に１パルスが存在する固定の１６本の書き込みイ
ネーブル信号（ＷＥＮ０ 〜ＷＥＮ１５）に変換し、該
信号（ＷＥＮ０ 〜ＷＥＮ１５）をメモリ部６に加える
。
【０００４】同様に、第２カウンタ１３と第２デコーダ
１４は、前記第１カウンタ１１と第１デコーダ１２と同
一の動作をし、位相比較器１５からのスタッフ要求信号
にてイネーブル制御を行うことにより固定のカウントア
ドレス値（Ｑ０ 〜Ｑ１５）を出力し、第２デコーダ１
４は該カウントアドレス値（Ｑ０ 〜Ｑ１５）をデコー
ドすることにより１６個の読みだしクロックの間に１パ
ルスが存在する固定の１６本の読みだしイネーブル信号
（ＲＥＮ０ 〜ＲＥＮ１５）に変換し、該信号（ＲＥＮ
０ 〜ＲＥＮ１５）をメモリ部１６に加える。
１４は、前記第１カウンタ１１と第１デコーダ１２と同
一の動作をし、位相比較器１５からのスタッフ要求信号
にてイネーブル制御を行うことにより固定のカウントア
ドレス値（Ｑ０ 〜Ｑ１５）を出力し、第２デコーダ１
４は該カウントアドレス値（Ｑ０ 〜Ｑ１５）をデコー
ドすることにより１６個の読みだしクロックの間に１パ
ルスが存在する固定の１６本の読みだしイネーブル信号
（ＲＥＮ０ 〜ＲＥＮ１５）に変換し、該信号（ＲＥＮ
０ 〜ＲＥＮ１５）をメモリ部１６に加える。
【０００５】メモリ部１６は、上記の固定した書き込み
イネーブル信号（ＷＥＮ０ 〜ＷＥＮ１５）にて書き込
みデータを記憶し、固定した読みだしイネーブル信号（
ＲＥＮ０ 〜ＲＥＮ１５）にて記憶された書き込みデー
タの読みだしを行う。
イネーブル信号（ＷＥＮ０ 〜ＷＥＮ１５）にて書き込
みデータを記憶し、固定した読みだしイネーブル信号（
ＲＥＮ０ 〜ＲＥＮ１５）にて記憶された書き込みデー
タの読みだしを行う。
【０００６】位相比較器１５では、例えば第１デコーダ
１２が出力した書き込みイネーブル信号（ＷＥＮ０）と
第２デコーダ１４より出力した読みだしイネーブル信号
（ＲＥＮ０） を位相比較し、適時にスタッフ要求信号
を第２カウンタ１３に送出する。
１２が出力した書き込みイネーブル信号（ＷＥＮ０）と
第２デコーダ１４より出力した読みだしイネーブル信号
（ＲＥＮ０） を位相比較し、適時にスタッフ要求信号
を第２カウンタ１３に送出する。
【０００７】上記した従来の方式でのメモリ部１６の容
量は、例えばこの書き込みイネーブル信号（ＷＥＮ０）
と読みだしイネーブル信号（ＲＥＮ０）の位相差（ 伝
送遅延時間） により決定される。
量は、例えばこの書き込みイネーブル信号（ＷＥＮ０）
と読みだしイネーブル信号（ＲＥＮ０）の位相差（ 伝
送遅延時間） により決定される。
【０００８】尚、従来のスタッフ多重／分離装置におけ
るメモリ部１６の容量の決定方法は、 ・サービス信号（フレーム同期信号、スタッフ制御出力
等）の挿入によるずれ ・スタッフ信号の挿入によるずれ ・スタッフ要求がだされてからスタッフが行われるまで
に生じる遅れ時間によるジッタ（ジッタ待ち時間）・ス
タッフ率の変動幅 ・低次群伝送路のジッタ 等を算出しその和を求め、この和に余裕を持たせてメモ
リ容量としていた。
るメモリ部１６の容量の決定方法は、 ・サービス信号（フレーム同期信号、スタッフ制御出力
等）の挿入によるずれ ・スタッフ信号の挿入によるずれ ・スタッフ要求がだされてからスタッフが行われるまで
に生じる遅れ時間によるジッタ（ジッタ待ち時間）・ス
タッフ率の変動幅 ・低次群伝送路のジッタ 等を算出しその和を求め、この和に余裕を持たせてメモ
リ容量としていた。
【０００９】しかし、この算出方法は大まかであり、そ
の上余裕を持たせているため、このメモリ容量がシステ
ムの伝送遅延時間を最小にすることにはなっていない。
の上余裕を持たせているため、このメモリ容量がシステ
ムの伝送遅延時間を最小にすることにはなっていない。
【００１０】
【発明が解決しようとする課題】従って、従来例の方式
においては、システムの完成時に各種のジッタが算出し
た通りに生じなかった場合、メモリ容量を任意に可変す
ることができず、メモリ容量を決定し直さなければなら
なくなり、また各種のジッタが算出した通りに生じたと
しても余裕を持たせてメモリ容量を決定しているため、
システムの伝送遅延時間を最小にしていないという課題
がある。
においては、システムの完成時に各種のジッタが算出し
た通りに生じなかった場合、メモリ容量を任意に可変す
ることができず、メモリ容量を決定し直さなければなら
なくなり、また各種のジッタが算出した通りに生じたと
しても余裕を持たせてメモリ容量を決定しているため、
システムの伝送遅延時間を最小にしていないという課題
がある。
【００１１】本発明は、システムの完成時におけるシス
テムの伝送遅延時間を最小に設定できるようにすること
を目的とする。
テムの伝送遅延時間を最小に設定できるようにすること
を目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、非同期データのスタッフ多重／分離を行
う装置において、該非同期データの書き込みと読みだし
を行うメモリ部６と、第１の選択信号を加えることによ
りカウントアップ値を変更可能にする書き込みアドレス
カウンタ部１と、前記第１の選択信号を加えることより
前記書き込みアドレスカウンタ部１の出力のデコードを
行い、前記メモリ部６の書き込みイネーブル信号を出力
する書き込みデコーダ部２と、スタッフ要求信号にてイ
ネーブル制御が行われ、第１の選択信号を加えることよ
りカウントアップ値を変更可能にする読みだしアドレス
カウンタ部３と、前記第１の選択信号を加えることより
前記読みだしアドレスカウンタ部３の出力のデコードを
行い、前記メモリ部６の読みだしイネーブル信号を出力
する読みだしデコーダ部４と、第２の選択信号にて前記
読みだしイネーブル信号の一つの選択を行い、該選択結
果と書き込みイネーブル信号との位相比較を行う位相比
較部５とを設け、前記メモリ部６の最適の容量を決定で
きるようにしてシステムの伝送遅延時間を最小にするよ
う構成する。
め本発明では、非同期データのスタッフ多重／分離を行
う装置において、該非同期データの書き込みと読みだし
を行うメモリ部６と、第１の選択信号を加えることによ
りカウントアップ値を変更可能にする書き込みアドレス
カウンタ部１と、前記第１の選択信号を加えることより
前記書き込みアドレスカウンタ部１の出力のデコードを
行い、前記メモリ部６の書き込みイネーブル信号を出力
する書き込みデコーダ部２と、スタッフ要求信号にてイ
ネーブル制御が行われ、第１の選択信号を加えることよ
りカウントアップ値を変更可能にする読みだしアドレス
カウンタ部３と、前記第１の選択信号を加えることより
前記読みだしアドレスカウンタ部３の出力のデコードを
行い、前記メモリ部６の読みだしイネーブル信号を出力
する読みだしデコーダ部４と、第２の選択信号にて前記
読みだしイネーブル信号の一つの選択を行い、該選択結
果と書き込みイネーブル信号との位相比較を行う位相比
較部５とを設け、前記メモリ部６の最適の容量を決定で
きるようにしてシステムの伝送遅延時間を最小にするよ
う構成する。
【００１３】
【作用】本発明は図１に示すごとく、書き込み或いは読
みだし側のカウントアドレス値を出力する書き込みアド
レスカウンタ部１と読みだしアドレスカウンタ部３にそ
れぞれセレクタを具え、第１の選択信号を書き込みアド
レスカウンタ部１と読みだしアドレスカウンタ部３に加
えることによりカウント出力を可変にし、更に該カウン
ト結果を書き込みデコーダ２と読みだしデコーダ部４に
加えてデコードすることにより、メモリ部６に対する可
変の書き込みイネーブル信号と読みだしイネーブル信号
を得るようにしている。また、位相比較部５にセレクタ
を具えることにより、第２の選択信号により読みだしイ
ネーブル信号の比較タイミングを変更し、メモリ部６の
書き込みと読みだしの位相比較位置を可変できるように
している。
みだし側のカウントアドレス値を出力する書き込みアド
レスカウンタ部１と読みだしアドレスカウンタ部３にそ
れぞれセレクタを具え、第１の選択信号を書き込みアド
レスカウンタ部１と読みだしアドレスカウンタ部３に加
えることによりカウント出力を可変にし、更に該カウン
ト結果を書き込みデコーダ２と読みだしデコーダ部４に
加えてデコードすることにより、メモリ部６に対する可
変の書き込みイネーブル信号と読みだしイネーブル信号
を得るようにしている。また、位相比較部５にセレクタ
を具えることにより、第２の選択信号により読みだしイ
ネーブル信号の比較タイミングを変更し、メモリ部６の
書き込みと読みだしの位相比較位置を可変できるように
している。
【００１４】従って、メモリ部６の容量は第１の選択信
号と第２の選択信号をセットすることによりシステムに
対して最適に決定でき、伝送遅延時間を最小にすること
ができる。
号と第２の選択信号をセットすることによりシステムに
対して最適に決定でき、伝送遅延時間を最小にすること
ができる。
【００１５】
【実施例】以下、図２〜図４により本発明の実施例を説
明する。図２は回路図、また図３に書き込み側の動作を
示し、図４に位相比較部の動作を示す。
明する。図２は回路図、また図３に書き込み側の動作を
示し、図４に位相比較部の動作を示す。
【００１６】図２において、１と２は書き込み側の回路
であり、１は第１セレクタ１ａと第１カウンタ１ｂを持
つ書き込みアドレスカウンタ部、２は第２セレクタ２ａ
と第１デコーダ２ｂを持つ書き込みデコーダ部である。
であり、１は第１セレクタ１ａと第１カウンタ１ｂを持
つ書き込みアドレスカウンタ部、２は第２セレクタ２ａ
と第１デコーダ２ｂを持つ書き込みデコーダ部である。
【００１７】尚、３と４は読みだし側の回路であり、３
は第３セレクタ３ａと第２カウンタ３ｂを持つ読みだし
アドレスカウンタ部、４は第４セレクタ４ａと第２デコ
ーダ４ｂを持つ読みだしデコーダ部である。
は第３セレクタ３ａと第２カウンタ３ｂを持つ読みだし
アドレスカウンタ部、４は第４セレクタ４ａと第２デコ
ーダ４ｂを持つ読みだしデコーダ部である。
【００１８】又、５は第５セレクタ５ａと位相比較器５
ｂを持つ位相比較部であり、６はメモリ部である。そし
て、第１カウンタ１ｂと第２カウンタ３ｂは、外部制御
によりカウント値の可変できる機能を持つ例えば８ビッ
トジョンソンカウンタで構成される。
ｂを持つ位相比較部であり、６はメモリ部である。そし
て、第１カウンタ１ｂと第２カウンタ３ｂは、外部制御
によりカウント値の可変できる機能を持つ例えば８ビッ
トジョンソンカウンタで構成される。
【００１９】図２において、第１の選択信号であるセレ
クト信号（ＴＳＴ１，ＴＳＴ２） が入力すると、第１
セレクタ１ａは該信号ＴＳＴ１，ＴＳＴ２ のセットに
対応した制御を第１カウンタ１ｂに加える。８ビットジ
ョンソンカウンタを構成する第１カウンタ１ｂは、第１
セレクタ１ａから出力する制御に対応して書き込みクロ
ックのカウンタ値を決定し、例えば書き込み側のカウン
トアドレス値（Ｑ０ 〜Ｑ１５）を出力する。
クト信号（ＴＳＴ１，ＴＳＴ２） が入力すると、第１
セレクタ１ａは該信号ＴＳＴ１，ＴＳＴ２ のセットに
対応した制御を第１カウンタ１ｂに加える。８ビットジ
ョンソンカウンタを構成する第１カウンタ１ｂは、第１
セレクタ１ａから出力する制御に対応して書き込みクロ
ックのカウンタ値を決定し、例えば書き込み側のカウン
トアドレス値（Ｑ０ 〜Ｑ１５）を出力する。
【００２０】書き込みデコーダ部２は書き込みアドレス
カウンタ部１からの例えば書き込み側のカウントアドレ
ス値（Ｑ０ 〜Ｑ１５）をデコードする回路で構成され
、第２セレクタ２ａに入力するセレクト信号（ＴＳＴ１
，ＴＳＴ２） をセットすることにより、第１カウンタ
１ｂからの書き込み側のカウントアドレス値（Ｑ０ 〜
Ｑ１５）の変更に対応した書き込みイネーブル信号（Ｗ
ＥＮ０ 〜ＷＥＮ１５）を出力してメモリ部６に加える
。
カウンタ部１からの例えば書き込み側のカウントアドレ
ス値（Ｑ０ 〜Ｑ１５）をデコードする回路で構成され
、第２セレクタ２ａに入力するセレクト信号（ＴＳＴ１
，ＴＳＴ２） をセットすることにより、第１カウンタ
１ｂからの書き込み側のカウントアドレス値（Ｑ０ 〜
Ｑ１５）の変更に対応した書き込みイネーブル信号（Ｗ
ＥＮ０ 〜ＷＥＮ１５）を出力してメモリ部６に加える
。
【００２１】即ち、図３に示すように、例えば、ＴＳＴ
１＝０，ＴＳＴ２＝０ならば、第１カウンタ１ｂは８ビ
ットジョンソンカウンタとして動作し、第１デコーダ２
ｂから１６個の書き込みクロックの間に１パルスが存在
する１６本の書き込みイネーブル信号（ＷＥＮ０ 〜Ｗ
ＥＮ１５）を出力してメモリ部６に加える。
１＝０，ＴＳＴ２＝０ならば、第１カウンタ１ｂは８ビ
ットジョンソンカウンタとして動作し、第１デコーダ２
ｂから１６個の書き込みクロックの間に１パルスが存在
する１６本の書き込みイネーブル信号（ＷＥＮ０ 〜Ｗ
ＥＮ１５）を出力してメモリ部６に加える。
【００２２】尚、ＴＳＴ１＝１，ＴＳＴ２＝１ならば、
第１カウンタ１ｂは５ビットジョンソンカウンタとして
動作し、第１デコーダ２ｂから１０個の書き込みクロッ
クの間に１パルスがある１０本の書き込みイネーブル信
号（ＷＥＮ０ 〜ＷＥＮ９） を出力してメモリ部６に
加える。
第１カウンタ１ｂは５ビットジョンソンカウンタとして
動作し、第１デコーダ２ｂから１０個の書き込みクロッ
クの間に１パルスがある１０本の書き込みイネーブル信
号（ＷＥＮ０ 〜ＷＥＮ９） を出力してメモリ部６に
加える。
【００２３】上記のように、イネーブル信号の数はセレ
クト信号（ＴＳＴ１，ＴＳＴ２） のセットに応じて可
変される。上記と同様に、読みだしアドレスカウンタ部
３と読みだしデコーダ部４は、前記書き込みアドレスカ
ウンタ部１と書き込みデコーダ部２と略同一の動作をし
、例えばＴＳＴ１＝０，ＴＳＴ２＝０ならば、第２カウ
ンタ３ｂは８ビットジョンソンカウンタとして動作し、
位相比較器５ｂからのスタッフ要求信号にてイネーブル
制御を行い読みだし側のカウントアドレス値（Ｑ０ 〜
Ｑ１５）を出力し、第２デコーダ４ｂは１６個の読みだ
しクロックの間に１パルスが出力される１６本の読みだ
しイネーブル信号（ＲＥＮ０ 〜ＲＥＮ１５）を出力し
てメモリ部６に加える。尚、書き込みイネーブル信号と
同様に、読みだしイネーブル信号の数はセレクト信号（
ＴＳＴ１，ＴＳＴ２） に対応して可変セットされる。
クト信号（ＴＳＴ１，ＴＳＴ２） のセットに応じて可
変される。上記と同様に、読みだしアドレスカウンタ部
３と読みだしデコーダ部４は、前記書き込みアドレスカ
ウンタ部１と書き込みデコーダ部２と略同一の動作をし
、例えばＴＳＴ１＝０，ＴＳＴ２＝０ならば、第２カウ
ンタ３ｂは８ビットジョンソンカウンタとして動作し、
位相比較器５ｂからのスタッフ要求信号にてイネーブル
制御を行い読みだし側のカウントアドレス値（Ｑ０ 〜
Ｑ１５）を出力し、第２デコーダ４ｂは１６個の読みだ
しクロックの間に１パルスが出力される１６本の読みだ
しイネーブル信号（ＲＥＮ０ 〜ＲＥＮ１５）を出力し
てメモリ部６に加える。尚、書き込みイネーブル信号と
同様に、読みだしイネーブル信号の数はセレクト信号（
ＴＳＴ１，ＴＳＴ２） に対応して可変セットされる。
【００２４】メモリ部６は、前記書き込みイネーブル信
号により書き込みデータを記憶し、読みだしイネーブル
信号により記憶された書き込みデータの読みだしを行う
。位相比較部５は、例えば第１デコーダ２ｂより出力し
た書き込みイネーブル信号（ＷＥＮ０）と第２デコーダ
４ｂより出力した読みだしイネーブル信号（ＲＥＮ０〜
ＲＥＮ１５）を位相比較し、且つ位相比較器５ｂよりス
タッフ要求信号を送出する構成を持ち、図４に示すよう
に第２デコーダ４ｂより出力される読みだしイネーブル
信号（ＲＥＮ０〜ＲＥＮ１５）を第５セレクタ５ａに入
力するＴＳＴ３，ＴＳＴ４，ＴＳＴ５の３つ． タイミ
ングセレクト信号をセットすることによりＷＥＮ０とＲ
ＥＮ０〜ＲＥＮ７のそれぞれとの位相比較タイミングを
変更し、メモリ部６の書き込みと読みだしの位相を可変
にして読みだしデータのデータスリップを防止している
。
号により書き込みデータを記憶し、読みだしイネーブル
信号により記憶された書き込みデータの読みだしを行う
。位相比較部５は、例えば第１デコーダ２ｂより出力し
た書き込みイネーブル信号（ＷＥＮ０）と第２デコーダ
４ｂより出力した読みだしイネーブル信号（ＲＥＮ０〜
ＲＥＮ１５）を位相比較し、且つ位相比較器５ｂよりス
タッフ要求信号を送出する構成を持ち、図４に示すよう
に第２デコーダ４ｂより出力される読みだしイネーブル
信号（ＲＥＮ０〜ＲＥＮ１５）を第５セレクタ５ａに入
力するＴＳＴ３，ＴＳＴ４，ＴＳＴ５の３つ． タイミ
ングセレクト信号をセットすることによりＷＥＮ０とＲ
ＥＮ０〜ＲＥＮ７のそれぞれとの位相比較タイミングを
変更し、メモリ部６の書き込みと読みだしの位相を可変
にして読みだしデータのデータスリップを防止している
。
【００２５】
【発明の効果】以上の説明から明らかなように本発明に
よれば、複数のセレクト信号をセットすることにより、
メモリ容量および位相比較を可変することができ、シス
テムの完成時にシステムの伝送時間を最小にすることが
でき、スタッフ多重／分離を行う装置の性能向上に寄与
することが大きいという効果を奏する。
よれば、複数のセレクト信号をセットすることにより、
メモリ容量および位相比較を可変することができ、シス
テムの完成時にシステムの伝送時間を最小にすることが
でき、スタッフ多重／分離を行う装置の性能向上に寄与
することが大きいという効果を奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の回路の一実施例を示す図である。
【図３】 本発明回路の書き込み側の動作を示す図で
ある。
ある。
【図４】 本発明回路の位相比較部の動作を示す図で
ある。
ある。
【図５】 従来回路の一例を示す図である。
１は書き込みアドレスカウンタ部
２は書き込みデコーダ部
３は読みだしアドレスカウンタ部
４は読みだしデコーダ部
５は位相比較部
６はメモリ部
Claims (1)
- 【請求項１】 非同期データのスタッフ多重／分離を
行う装置において、該非同期データの書き込みと読みだ
しを行うメモリ部（６） と、第１の選択信号を加える
ことによりカウントアップ値を変更可能にする書き込み
アドレスカウンタ部（１） と、前記第１の選択信号を
加えることより前記書き込みアドレスカウンタ部（１）
の出力のデコードを行い、前記メモリ部（６） の書
き込みイネーブル信号を出力する書き込みデコーダ部（
２） と、スタッフ要求信号にてイネーブル制御が行わ
れ、第１の選択信号を加えることよりカウントアップ値
を変更可能にする読みだしアドレスカウンタ部（３）
と、前記第１の選択信号を加えることより前記読みだし
アドレスカウンタ部（３）の出力のデコードを行い、前
記メモリ部（６） の読みだしイネーブル信号を出力す
る読みだしデコーダ部（４） と、第２の選択信号にて
前記読みだしイネーブル信号の一つの選択を行い、該選
択結果と書き込みイネーブル信号との位相比較を行う位
相比較部（５） とを設け、前記メモリ部（６） の最
適の容量を決定できるようにしてシステムの伝送遅延時
間を最小にすることを特徴とした伝送遅延時間最小方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569591A JP3178004B2 (ja) | 1991-06-18 | 1991-06-18 | スタッフ同期回路におけるメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569591A JP3178004B2 (ja) | 1991-06-18 | 1991-06-18 | スタッフ同期回路におけるメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369029A true JPH04369029A (ja) | 1992-12-21 |
| JP3178004B2 JP3178004B2 (ja) | 2001-06-18 |
Family
ID=15390970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14569591A Expired - Fee Related JP3178004B2 (ja) | 1991-06-18 | 1991-06-18 | スタッフ同期回路におけるメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178004B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120856640A (zh) * | 2025-09-22 | 2025-10-28 | 中移(苏州)软件技术有限公司 | 数据处理方法、系统、装置、设备、存储介质及程序产品 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60232108D1 (de) | 2002-12-12 | 2009-06-04 | Fujitsu Ltd | Datenträgervorrichtung, datenträgervorrichtungsbaugruppe, datenträgervorrichtungsherstellverfahren |
-
1991
- 1991-06-18 JP JP14569591A patent/JP3178004B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120856640A (zh) * | 2025-09-22 | 2025-10-28 | 中移(苏州)软件技术有限公司 | 数据处理方法、系统、装置、设备、存储介质及程序产品 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3178004B2 (ja) | 2001-06-18 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010313 |
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