JPH0626329B2 - スタツフ同期回路 - Google Patents
スタツフ同期回路Info
- Publication number
- JPH0626329B2 JPH0626329B2 JP61287448A JP28744886A JPH0626329B2 JP H0626329 B2 JPH0626329 B2 JP H0626329B2 JP 61287448 A JP61287448 A JP 61287448A JP 28744886 A JP28744886 A JP 28744886A JP H0626329 B2 JPH0626329 B2 JP H0626329B2
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- Japan
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- time
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 229940096118 ella Drugs 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- OOLLAFOLCSJHRE-ZHAKMVSLSA-N ulipristal acetate Chemical compound C1=CC(N(C)C)=CC=C1[C@@H]1C2=C3CCC(=O)C=C3CC[C@H]2[C@H](CC[C@]2(OC(C)=O)C(C)=O)[C@]2(C)C1 OOLLAFOLCSJHRE-ZHAKMVSLSA-N 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、互いに非同期のディジタル信号の複数個を多
重化するパルススタッフ同期方式のスタッフ同期回路に
関する。ここで、パルススタッフ同期方式とは、クロッ
ク周波数Ｌのディジタル信号をこの周波数と非同期で
あってかつこの周波数より高いクロック周波数Ｈのデ
ィジタル信号に変換する方式をいう。
重化するパルススタッフ同期方式のスタッフ同期回路に
関する。ここで、パルススタッフ同期方式とは、クロッ
ク周波数Ｌのディジタル信号をこの周波数と非同期で
あってかつこの周波数より高いクロック周波数Ｈのデ
ィジタル信号に変換する方式をいう。
本発明は、書込みと読出しタイミングを違えてスタッフ
パルスを挿入するスタッフ同期回路において、 書込みと読出しタイミングとの位相差を検出する時刻と
スタッフパルスの挿入タイミングを判定する時刻との時
差を一定に保つことにより、 回路に内在する超低周波ジッタの発生を防止することが
できるようにしたものである。
パルスを挿入するスタッフ同期回路において、 書込みと読出しタイミングとの位相差を検出する時刻と
スタッフパルスの挿入タイミングを判定する時刻との時
差を一定に保つことにより、 回路に内在する超低周波ジッタの発生を防止することが
できるようにしたものである。
第２図はパルススタッフ同期方式の中核をなすスタッフ
同期回路の一例の構成を示す。読出しと書込みが独立に
行えるエラスティックメモリ１は８ビットであり、クロ
ック周波数Ｌのディジタル信号は第１〜８ビットへの
書込パルスＷ１〜８によりエラスティックメモリ１に順
次書込まれる。エラスティックメモリ１に書込まれたデ
ータは周波数Ｈのクロックで第１〜８ビットからの読
出パルスＲ１〜８で順次読出され、クロック周波数Ｈ
のディジタル信号が出力される。ここで、Ｌ＜Ｈで
あり、エラスティックメモリ１のある特定のビットに着
目すると、そのビットの書込パルスと読出パルスは時間
と共に接近し、ひきつづき読出パルスが書込パルスを追
い越して次のデータを書込む前に再度前のデータを読出
す現象すなわちメモリスリップが発生することになる。
パルススタッフ同期方式はメモリスリップを防止するた
めにエラスティックメモリ１からの読出しを１回休止
し、代わりにその時点でむだビットをクロック周波数
Ｈのディジタル信号中に挿入する。この操作をスタッフ
という。したがって、スタッフ同期回路ではエラスティ
ックメモリ１のある特定のビットの書込みと読出しが接
近したことを検出する必要があるが、第２図の回路では
Ｄフリップフロップ４がその働きをしている。エラステ
ィックメモリ１の第１ビットへの書込パルスＷ１がクロ
ック周波数Ｌの１ビット幅だけ「１」であり、かつそ
の立上がりで書込みが行われ、またエラスティックメモ
リ１の第１ビットの読出パルスＲ１の立上がりで読出し
が行われる。エラステックメモリ１の第１ビットに着目
してその書込みと読出しの位相差が１ビット以内に近づ
いた場合に、Ｄフリップフロップ４のＱ出力は「１」に
なる。すなわち、Ｄフリップフロップ４の出力をスタッ
フの制御に用いることができる。ところで、クロック周
波数Ｈのディジタル信号は、通常フレームを構成し、
エラスティックメモリ１から読出したビットの他にフレ
ームビットなどの制御ビットが付加される。スタッフを
行えるのは普通１フレーム中である特定の１ビットに限
られ、あるフレームでスタッフを行うか行わないかの判
定は例えばそのフレームの先頭で行われる。第２図のＤ
フリップフロップ５のＴ端子に入力される信号がフレー
ムの先頭にのみ立上がりがあるとすると、Ｄフリップフ
ロップ５のＱ出力はスタッフを行うか行わないかをフレ
ームの先頭で判断した結果であり、「１」のときはスタ
ッフを行い、「０」のときにはスタッフを行わない。
同期回路の一例の構成を示す。読出しと書込みが独立に
行えるエラスティックメモリ１は８ビットであり、クロ
ック周波数Ｌのディジタル信号は第１〜８ビットへの
書込パルスＷ１〜８によりエラスティックメモリ１に順
次書込まれる。エラスティックメモリ１に書込まれたデ
ータは周波数Ｈのクロックで第１〜８ビットからの読
出パルスＲ１〜８で順次読出され、クロック周波数Ｈ
のディジタル信号が出力される。ここで、Ｌ＜Ｈで
あり、エラスティックメモリ１のある特定のビットに着
目すると、そのビットの書込パルスと読出パルスは時間
と共に接近し、ひきつづき読出パルスが書込パルスを追
い越して次のデータを書込む前に再度前のデータを読出
す現象すなわちメモリスリップが発生することになる。
パルススタッフ同期方式はメモリスリップを防止するた
めにエラスティックメモリ１からの読出しを１回休止
し、代わりにその時点でむだビットをクロック周波数
Ｈのディジタル信号中に挿入する。この操作をスタッフ
という。したがって、スタッフ同期回路ではエラスティ
ックメモリ１のある特定のビットの書込みと読出しが接
近したことを検出する必要があるが、第２図の回路では
Ｄフリップフロップ４がその働きをしている。エラステ
ィックメモリ１の第１ビットへの書込パルスＷ１がクロ
ック周波数Ｌの１ビット幅だけ「１」であり、かつそ
の立上がりで書込みが行われ、またエラスティックメモ
リ１の第１ビットの読出パルスＲ１の立上がりで読出し
が行われる。エラステックメモリ１の第１ビットに着目
してその書込みと読出しの位相差が１ビット以内に近づ
いた場合に、Ｄフリップフロップ４のＱ出力は「１」に
なる。すなわち、Ｄフリップフロップ４の出力をスタッ
フの制御に用いることができる。ところで、クロック周
波数Ｈのディジタル信号は、通常フレームを構成し、
エラスティックメモリ１から読出したビットの他にフレ
ームビットなどの制御ビットが付加される。スタッフを
行えるのは普通１フレーム中である特定の１ビットに限
られ、あるフレームでスタッフを行うか行わないかの判
定は例えばそのフレームの先頭で行われる。第２図のＤ
フリップフロップ５のＴ端子に入力される信号がフレー
ムの先頭にのみ立上がりがあるとすると、Ｄフリップフ
ロップ５のＱ出力はスタッフを行うか行わないかをフレ
ームの先頭で判断した結果であり、「１」のときはスタ
ッフを行い、「０」のときにはスタッフを行わない。
ところで、第２図の回路ではエラスティックメモリ１の
第１ビットのみに着目してその書込みと読出しの位相差
を検出している。したがって、Ｌ＝Ｈであれば、第
１ビットの書込みと読出しの位相差とその他のビットの
書込みと読出しの位相差は等しいが、実際にはＬ＜
Ｈであり、第１ビットから第８ビットに進むにつれ書込
みと読出しとの位相差は小さくなってゆき、再び第１ビ
ットの書込みおよび読出しが行われる時点ではさらに小
さくなっている。したがって、エラスティックメモリ１
の書込みと読出しの位相差は特定の１ビットに限らず、
全ビットに対して行うべきである。それにもかかわらず
第２図の回路構成のスタッフ同期回路は広く用いられて
いる。その理由は、エラスティックメモリの各ビットの
書込みと読出しの位相差を検出して時々刻々と変化する
位相差情報を得ることが困難であるからである。
第１ビットのみに着目してその書込みと読出しの位相差
を検出している。したがって、Ｌ＝Ｈであれば、第
１ビットの書込みと読出しの位相差とその他のビットの
書込みと読出しの位相差は等しいが、実際にはＬ＜
Ｈであり、第１ビットから第８ビットに進むにつれ書込
みと読出しとの位相差は小さくなってゆき、再び第１ビ
ットの書込みおよび読出しが行われる時点ではさらに小
さくなっている。したがって、エラスティックメモリ１
の書込みと読出しの位相差は特定の１ビットに限らず、
全ビットに対して行うべきである。それにもかかわらず
第２図の回路構成のスタッフ同期回路は広く用いられて
いる。その理由は、エラスティックメモリの各ビットの
書込みと読出しの位相差を検出して時々刻々と変化する
位相差情報を得ることが困難であるからである。
しかし、第２図に示す回路構成のエラスティックメモリ
のある特定のビットの書込みと読出しの位相差を検出し
た結果でスタッフを行うか行わないかの判定をした場合
に、以下のような問題が発生する場合がある。この回路
は、スタッフ判定を行う時点でエラスティックメモリ１
の第何ビットを書込みおよび読出しているかは不定であ
り、しかもフレーム毎に変化する。あるフレームでスタ
ッフ判定時点に第５ビットの読出しを行ったとすると、
第１ビットの読出しはスタッフ判定時点よりも５ビット
前の時点であり、その時点での書込みと読出しの位相差
でスタッフ判定を行うことになる。このために、スタッ
フ判定時点の第５ビットの書込みと読出しの位相差がス
タッフを行うべき程度に小さかったとしても、それより
５ビット前の時点での第１ビットの書込みと読出しの位
相差がそれほど小さくないことがあり、スタッフを行わ
ない場合が生じる。この場合に各フレームにおいてスタ
ッフ判定時点とスタッフ判定に用いられる位相比較時点
との時間差が一定であるならば、単にスタッフ判定時点
が等価的に移動しただけであって特に問題ではないが、
実際はそのようなことはなく、スタッフ判定時点とスタ
ッフ判定に用いられる位相比較時点との時間差はフレー
ムによって変化し、スタッフを行うべきフレームでスタ
ッフを行う場合と行わない場合とが生じる。このため
に、文献（六郷義典「スタッフ同期多重変換装置の標本
位相比較器によるジッタ特性」信学論（Ｂ）vol.J63−
Ｂ．NO.12.p.p.1300〜1307）に詳論されているように超
低周波ジッタが発生する。この超低周波ジッタは容易に
は取り除けないので、パルススタッフ同期方式が適用さ
れている系の品質を劣化させる要因になる。この対策と
して、例えば前記文献に記載されているようにエラステ
ィックメモリのビット数を注意深く選び、超低周波ジッ
タの振幅が小さくなるようにするという方法が従来知ら
れている。しかし、それは超低周波ジッタの振幅を小さ
くするにすぎず、超低周波ジッタの発生を防ぐものでは
ない。
のある特定のビットの書込みと読出しの位相差を検出し
た結果でスタッフを行うか行わないかの判定をした場合
に、以下のような問題が発生する場合がある。この回路
は、スタッフ判定を行う時点でエラスティックメモリ１
の第何ビットを書込みおよび読出しているかは不定であ
り、しかもフレーム毎に変化する。あるフレームでスタ
ッフ判定時点に第５ビットの読出しを行ったとすると、
第１ビットの読出しはスタッフ判定時点よりも５ビット
前の時点であり、その時点での書込みと読出しの位相差
でスタッフ判定を行うことになる。このために、スタッ
フ判定時点の第５ビットの書込みと読出しの位相差がス
タッフを行うべき程度に小さかったとしても、それより
５ビット前の時点での第１ビットの書込みと読出しの位
相差がそれほど小さくないことがあり、スタッフを行わ
ない場合が生じる。この場合に各フレームにおいてスタ
ッフ判定時点とスタッフ判定に用いられる位相比較時点
との時間差が一定であるならば、単にスタッフ判定時点
が等価的に移動しただけであって特に問題ではないが、
実際はそのようなことはなく、スタッフ判定時点とスタ
ッフ判定に用いられる位相比較時点との時間差はフレー
ムによって変化し、スタッフを行うべきフレームでスタ
ッフを行う場合と行わない場合とが生じる。このため
に、文献（六郷義典「スタッフ同期多重変換装置の標本
位相比較器によるジッタ特性」信学論（Ｂ）vol.J63−
Ｂ．NO.12.p.p.1300〜1307）に詳論されているように超
低周波ジッタが発生する。この超低周波ジッタは容易に
は取り除けないので、パルススタッフ同期方式が適用さ
れている系の品質を劣化させる要因になる。この対策と
して、例えば前記文献に記載されているようにエラステ
ィックメモリのビット数を注意深く選び、超低周波ジッ
タの振幅が小さくなるようにするという方法が従来知ら
れている。しかし、それは超低周波ジッタの振幅を小さ
くするにすぎず、超低周波ジッタの発生を防ぐものでは
ない。
本発明は、従来より用いられてきたスタッフ同期回路に
内在する上述の欠点を解決するもので、スタッフ判定時
点とそのスタッフ判定に用いられる位相比較時点との時
間差を一定にすることができるスタッフ同期回路を提供
することを目的とする。
内在する上述の欠点を解決するもので、スタッフ判定時
点とそのスタッフ判定に用いられる位相比較時点との時
間差を一定にすることができるスタッフ同期回路を提供
することを目的とする。
本発明は、書込みと読出しとを異なるタイミングで行う
メモリと、このメモリのあるビットの書込みタイミング
とこのビットの読出しタイミングとの位相差を検出する
位相比較手段と、この検出された位相差に基づきスタッ
フパルスを挿入するかしないかを判定するスタッフ判定
手段とを備えたスタッフ同期回路において、上記スタッ
フ判定手段が判定する時刻において上記メモリのどのビ
ットが読出されるかを判別する手段と、この手段の判別
結果により、上記スタッフ判定手段でスタッフパルスを
挿入するかしないかを判定する時刻と、その直前に上記
位相比較手段で位相差を検出する時刻との時差を一定に
保つように上記スタッフ判定時刻に読み出されるビット
とは所定ビット異なるビットの読出しパルスを上記位相
比較手段に入力させる制御手段とを備えたことを特徴と
する。
メモリと、このメモリのあるビットの書込みタイミング
とこのビットの読出しタイミングとの位相差を検出する
位相比較手段と、この検出された位相差に基づきスタッ
フパルスを挿入するかしないかを判定するスタッフ判定
手段とを備えたスタッフ同期回路において、上記スタッ
フ判定手段が判定する時刻において上記メモリのどのビ
ットが読出されるかを判別する手段と、この手段の判別
結果により、上記スタッフ判定手段でスタッフパルスを
挿入するかしないかを判定する時刻と、その直前に上記
位相比較手段で位相差を検出する時刻との時差を一定に
保つように上記スタッフ判定時刻に読み出されるビット
とは所定ビット異なるビットの読出しパルスを上記位相
比較手段に入力させる制御手段とを備えたことを特徴と
する。
メモリの各ビットの読出しの状態を検知してスタッフ判
定時点でのメモリの読出しの状態を正確に判断し、位相
比較を行うビットを選択する。
定時点でのメモリの読出しの状態を正確に判断し、位相
比較を行うビットを選択する。
これにより、スタッフ判定時点とこのスタッフ判定に用
いる位相比較時点との時間差を一定に保ち、スタッフ同
期回路に内在する超低周波ジッタの発生原因を除去す
る。
いる位相比較時点との時間差を一定に保ち、スタッフ同
期回路に内在する超低周波ジッタの発生原因を除去す
る。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は８ビットのエラスティックメモリを用いた場合
の本発明に係るスタッフ同期回路の一実施例の構成を示
す。Ｄフリップフロップ４はエラスティックメモリ１の
書込みと読出しの位相比較用であり、Ｄフリップフロッ
プ５はスタッフ判定用である。Ｄフリップフロップ５の
Ｔ入力およびＤフリップフロップ８のＴ入力のいずれも
が読出カウンタ３に入力されている読出クロックに同期
している。したがって、スタッフ判定時点と異なる時点
でエラスティックメモリ１のどのビットが読出されたか
を知ればスタッフ判定時点でどのビットが読出される状
態になるかを正確に判断できる。たとえば、スタッフ判
定時点よりも読出クロック換算で12ビット前でエラステ
ィックメモリ１の第ｎビットを読出したとすると、スタ
ッフ判定時点では第（ｎ＋12)mod８ビットを読出するこ
とになる。したがって、Ｄフリップフロップ８のＴ入力
にＤフリップフロップ５のＴ入力よりも読出クロック換
算で12ビット前に立上がる信号を入力し、Ｄフリップフ
ロップ８でラッチした結果エラスティックメモリ１の第
ｎビットを読出したと判断された場合に、第１および第
２の選択回路６および７で第（ｎ＋10)mod８ビットの書
込パルスと読出パルスをそれぞれ選択するように符号化
回路９を構成すれば、スタッフ判定時点とその判定に用
いられる位相比較時点の時間差は（ｎ＋12)mod８−（ｎ
＋10)mod８＝２ビットに固定されて変動しない。したが
って、超低周波ジッタは発生しない。
の本発明に係るスタッフ同期回路の一実施例の構成を示
す。Ｄフリップフロップ４はエラスティックメモリ１の
書込みと読出しの位相比較用であり、Ｄフリップフロッ
プ５はスタッフ判定用である。Ｄフリップフロップ５の
Ｔ入力およびＤフリップフロップ８のＴ入力のいずれも
が読出カウンタ３に入力されている読出クロックに同期
している。したがって、スタッフ判定時点と異なる時点
でエラスティックメモリ１のどのビットが読出されたか
を知ればスタッフ判定時点でどのビットが読出される状
態になるかを正確に判断できる。たとえば、スタッフ判
定時点よりも読出クロック換算で12ビット前でエラステ
ィックメモリ１の第ｎビットを読出したとすると、スタ
ッフ判定時点では第（ｎ＋12)mod８ビットを読出するこ
とになる。したがって、Ｄフリップフロップ８のＴ入力
にＤフリップフロップ５のＴ入力よりも読出クロック換
算で12ビット前に立上がる信号を入力し、Ｄフリップフ
ロップ８でラッチした結果エラスティックメモリ１の第
ｎビットを読出したと判断された場合に、第１および第
２の選択回路６および７で第（ｎ＋10)mod８ビットの書
込パルスと読出パルスをそれぞれ選択するように符号化
回路９を構成すれば、スタッフ判定時点とその判定に用
いられる位相比較時点の時間差は（ｎ＋12)mod８−（ｎ
＋10)mod８＝２ビットに固定されて変動しない。したが
って、超低周波ジッタは発生しない。
なお、以上の説明では、Ｄフリップフロップ８のＴ入力
の立上がりがＤフリップフロップ５のＴ入力の立上がり
よりも読出クロック換算で12ビット前であるとしたが、
特に12ビットである必要はなく、場合によって適宜変更
しても本発明を実施することができる。また、以上の説
明ではスタッフ判定時点とその判定に用いられる位相比
較時点の時間差が２ビットとなっているが、この２ビッ
トを適宜変更しても本発明を実施することができる。ま
た、この実施例では、位相比較器でエラスティックメモ
リの書込みと読出しの位相差が１ビット以下になったこ
とを検出しているが、特にそのような制限はなく、位相
比較器が検出する位相差の最大値が何ビットでも、本発
明を実施することができる。
の立上がりがＤフリップフロップ５のＴ入力の立上がり
よりも読出クロック換算で12ビット前であるとしたが、
特に12ビットである必要はなく、場合によって適宜変更
しても本発明を実施することができる。また、以上の説
明ではスタッフ判定時点とその判定に用いられる位相比
較時点の時間差が２ビットとなっているが、この２ビッ
トを適宜変更しても本発明を実施することができる。ま
た、この実施例では、位相比較器でエラスティックメモ
リの書込みと読出しの位相差が１ビット以下になったこ
とを検出しているが、特にそのような制限はなく、位相
比較器が検出する位相差の最大値が何ビットでも、本発
明を実施することができる。
本発明は、以上説明したように、従来のスタッフ同期回
路に内在する超低周波ジッタの発生を本質的に解決する
ものであり、パルススタッフ同期方式が適用される系の
品質を向上することができる効果がある。
路に内在する超低周波ジッタの発生を本質的に解決する
ものであり、パルススタッフ同期方式が適用される系の
品質を向上することができる効果がある。
第１図は本発明実施例回路の構成を示すブロック構成
図。 第２図は従来例回路の構成を示すブロック構成図。 １……エラスティックメモリ、２……書込カウンタ、３
……読出カウンタ、４、５、８……Ｄフリップフロッ
プ、６、７……選択回路、９……符号化回路。
図。 第２図は従来例回路の構成を示すブロック構成図。 １……エラスティックメモリ、２……書込カウンタ、３
……読出カウンタ、４、５、８……Ｄフリップフロッ
プ、６、７……選択回路、９……符号化回路。
Claims (1)
- 【請求項１】書込みと読出しとを異なるタイミングで行
うメモリ（１）と、 このメモリのあるビットの書込みタイミングとこのビッ
トの読出しタイミングとの位相差を検出する位相比較手
段（４）と、 この検出された位相差に基づきスタッフパルスを挿入す
るかしないかを判定するスタッフ判定手段（５）と を備えたスタッフ同期回路において、 上記スタッフ判定手段が判定する時刻で上記メモリのど
のビットが読出されるかを判別する手段（８）と、 この手段の判別結果により、上記スタッフ判定手段でス
タッフパルスを挿入するかしないかを判定する時刻と、
その直前に上記位相比較手段で位相差を検出する時刻と
の時差を一定に保つように上記スタッフ判定時刻に読み
出されるビットとは所定ビット異なるビットの読出しパ
ルスを上記位相比較手段に入力させる制御手段（９）と を備えたことを特徴とするスタッフ同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287448A JPH0626329B2 (ja) | 1986-12-02 | 1986-12-02 | スタツフ同期回路 |
| US07/127,498 US4920547A (en) | 1986-12-02 | 1987-12-01 | Stuff synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287448A JPH0626329B2 (ja) | 1986-12-02 | 1986-12-02 | スタツフ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63139436A JPS63139436A (ja) | 1988-06-11 |
| JPH0626329B2 true JPH0626329B2 (ja) | 1994-04-06 |
Family
ID=17717456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287448A Expired - Lifetime JPH0626329B2 (ja) | 1986-12-02 | 1986-12-02 | スタツフ同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920547A (ja) |
| JP (1) | JPH0626329B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756968B2 (ja) * | 1989-06-23 | 1995-06-14 | 日本電気株式会社 | 多重スタッフ処理回路 |
| DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
| JPH0398341A (ja) * | 1989-09-11 | 1991-04-23 | Fujitsu Ltd | データ転送回路 |
| DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
| US5287360A (en) * | 1989-12-27 | 1994-02-15 | Alcatel Cit | Device for inserting information bits into a specific frame structure |
| JP2600964B2 (ja) * | 1990-03-30 | 1997-04-16 | 日本電気株式会社 | スタッフ同期方式 |
| DE4014814A1 (de) * | 1990-05-09 | 1991-11-21 | Ant Nachrichtentech | Verfahren und anordnung zur reduktion von wartezeitjitter |
| US5263057A (en) * | 1990-05-09 | 1993-11-16 | Ant Nachrichtentechnik Gmbh | Method of reducing waiting time jitter |
| US5111485A (en) * | 1990-05-18 | 1992-05-05 | Northern Telecom Limited | Method of and circuit for synchronizing data |
| FR2675924B1 (fr) * | 1991-04-25 | 1993-12-24 | Innovatron Sa | Systeme d'echange de donnees entre un objet electronique accouple a un dispositif de transfert a debits de donnees distincts, objet inserable et dispositif de transfert correspondants. |
| US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
| DE69227820T2 (de) * | 1991-10-10 | 1999-05-12 | Nec Corp., Tokio/Tokyo | Sonet DS-N-Desynchronisiereinrichtung |
| US5323426A (en) * | 1992-02-21 | 1994-06-21 | Apple Computer, Inc. | Elasticity buffer for data/clock synchronization |
| US5428649A (en) * | 1993-12-16 | 1995-06-27 | International Business Machines Corporation | Elastic buffer with bidirectional phase detector |
| JP3130425B2 (ja) * | 1994-03-18 | 2001-01-31 | 富士通株式会社 | ジッタ抑圧回路 |
| JP2766228B2 (ja) * | 1995-09-26 | 1998-06-18 | 日本電気通信システム株式会社 | スタッフ同期フレーム制御方式 |
| JP3478228B2 (ja) * | 2000-03-07 | 2003-12-15 | 日本電気株式会社 | 速度変換回路及びその制御方法 |
| US20020075981A1 (en) * | 2000-12-20 | 2002-06-20 | Benjamim Tang | PLL/DLL dual loop data synchronization |
| US7366270B2 (en) * | 2000-12-20 | 2008-04-29 | Primarion, Inc. | PLL/DLL dual loop data synchronization utilizing a granular FIFO fill level indicator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2308251A1 (fr) * | 1975-04-18 | 1976-11-12 | Telecommunications Sa | Procede et dispositif de demande de justification |
| US3961136A (en) * | 1975-04-25 | 1976-06-01 | International Telephone And Telegraph Corporation | Digital data transmit and receive channel modem |
| IT1074199B (it) * | 1976-12-23 | 1985-04-17 | Italiana Telecomunicazioni Ora | Memoria elastica per la soppressione del disturbo di fase (jitter)nei sistemi di trasmissione per segnali digitali |
| US4347620A (en) * | 1980-09-16 | 1982-08-31 | Northern Telecom Limited | Method of and apparatus for regenerating a signal frequency in a digital signal transmission system |
| US4397017A (en) * | 1981-03-02 | 1983-08-02 | Nippon Electric Co., Ltd. | Stuff synchronization device with reduced sampling jitter |
-
1986
- 1986-12-02 JP JP61287448A patent/JPH0626329B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-01 US US07/127,498 patent/US4920547A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63139436A (ja) | 1988-06-11 |
| US4920547A (en) | 1990-04-24 |
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