JPH04369726A - 演算制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置の演
算制御回路に関するものである。

【０００２】

【従来の技術】従来の演算制御回路としては、”電子通
信学会大学シリーズ，「計算機方式」，コロナ社（ｐ３
０）”に示されている。図２は従来の演算制御回路の構
成を示すブロック図である。図２において、１０〜４０
はデータを格納するレジスタ、５〜１２は各レジスタ１
０〜４０の内容をバス１００に出力するゲート、１３は
バス１００上のデータを入力され演算を行った後に各レ
ジスタ１０〜４０に格納する演算器である。また、１３
ａは演算器１００の機能を制御するための機能制御信号
である。

【０００３】以上のように構成された従来の演算制御回
路においては、バス１００の幅より長いビット長のデー
タの演算処理を行う場合には、演算器１３により、先ず
レジスタ２０およびレジスタ４０のデータに対して演算
を行い、この演算結果をレジスタ２０に格納し、次にレ
ジスタ１０およびレジスタ３０のデータに対して演算を
行い、この演算結果をレジスタ１０に格納することによ
り実現していた。

【０００４】なお、この場合、レジスタ１０，２０には
被演算データが格納されており、レジスタ３０，４０に
は演算データが格納されているとする。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の演算制御回路では、レジスタ２０
およびレジスタ４０のデータに対して演算を行い、この
演算結果をレジスタ２０に格納した後に、レジスタ１０
およびレジスタ３０の内容に拘わらず、レジスタ１０お
よびレジスタ３０のデータに対して演算を行い、この演
算結果をレジスタ１０に格納していた。したがって、レ
ジスタ１０およびレジスタ３０のデータに対する演算結
果が、レジスタ１０の内容を更新することが不要な場合
でも、必ず２回の演算が実行されることとなる。その結
果、演算制御回路の演算処理速度が低下するという問題
があった。

【０００６】この発明の目的は、上記問題点に鑑み、演
算処理の高速化を実現した演算制御回路を提供すること
である。

【０００７】

【課題を解決するための手段】この発明の演算制御回路
は、第１ビット長のデータを格納する第１および第２の
レジスタと、第１ビット長以下の第２ビット長のデータ
を格納する第３および第４のレジスタと、入出力データ
のビット長が第１ビット長以下である演算器と、この演
算器による第１および第２のレジスタに格納したデータ
に対する演算結果に、桁上がりが生じたかどうかを示す
キャリーフラグと、演算器による第３のレジスタに格納
したデータと第４のレジスタに格納したデータとキャリ
ーフラグの内容とに対する演算結果に対して、第４のレ
ジスタに格納したデータが有効か無効かを判定する判定
回路とを備え、演算器により第１および第２のレジスタ
に格納したデータに対して演算を実行し、この演算結果
を第１のレジスタに格納した際、キャリーフラグにより
桁上がりが示されておらず、かつ、判定回路により第４
のレジスタに格納したデータが無効であると判定された
場合に、演算器の演算処理を終了させるようにしたもの
である。

【０００８】

【作用】この発明の構成によれば、演算器により第１お
よび第２のレジスタの格納したデータに対して演算を実
行した際に、この演算結果に桁上がりが生じたかどうか
をキャリーフラグにより検出し、かつ判定回路により第
４のレジスタの内容を検出する。そして、桁上がりが生
じておらず、かつ、第４のレジスタの内容が、演算器に
よる第３のレジスタの格納したデータと第４のレジスタ
の格納したデータとキャリーフラグの内容とに対する演
算結果に対して、無効であると判定された場合には、上
記第３のレジスタの格納したデータと第４のレジスタの
格納したデータとキャリーフラグの内容とに対する演算
を実行することがなく、演算器による演算処理を終了す
る。したがって、演算器の入出力データのビット長以上
のデータに対して演算を行なう場合に、不必要な演算の
実行をなくすことができる。

【０００９】

【実施例】図１はこの発明の一実施例の演算制御回路の
構成を示すブロック図である。図１において、１は第１
のレジスタとなる１６ビットのレジスタ、２は第２のレ
ジスタとなる１６ビットのレジスタ、３は第３のレジス
タとなる８ビットのレジスタ、４は第４のレジスタとな
る８ビットのレジスタ、１４は判定回路となる８入力Ｎ
ＯＲ回路、１５，１６は選択回路、１７はキャリーフラ
グ、１８は演算器となる加算器であり、入出力データの
ビット長は１６ビットである。また、１９は加算器１８
の演算順序回数を計数するカウンタ回路、２０は演算が
終了した際に演算終了信号２０ａを出力する終了信号生
成回路である。また、１００はバス、１８ａは加算器１
８の機能を制御するための機能制御信号、１９ａおよび
１９ｂはカウンタ回路１９の入力であるクロック信号お
よびスタート信号、１９ｃはカウンタ回路１９の出力で
あるＣＯＮＴ信号である。

【００１０】図１に示すように、演算制御回路は、１６
ビットのデータを格納するレジスタ１，２と、８ビット
のデータを格納するレジスタ３，４と、入出力データの
ビット長が１６ビットである加算器１８と、この加算器
１８によるレジスタ１，２の格納したデータに対する演
算結果に、桁上がりが生じたかどうかを示すキャリーフ
ラグ１７と、加算器１８によるレジスタ３，４とキャリ
ーフラグ１７の内容とに対する演算結果に対して、レジ
スタ４の格納したデータが”有効”か”無効”かを判定
するための８入力ＮＯＲ回路１４と、加算器１８の演算
順序回数を計数するカウンタ回路１９とを備えており、
加算器１８によりレジスタ１，２の格納したデータに対
して演算を実行し、この演算結果をレジスタ１に格納し
た際、キャリーフラグ１７により桁上がりが示されてお
らず、かつ、８入力ＮＯＲ回路１４によりレジスタ４に
格納したデータが”無効”であると判定された場合に、
加算器１８の演算処理を終了させるようにしたものであ
る。

【００１１】以上のように構成した演算制御回路につい
て、以下その動作を説明する。なお、レジスタ１に被加
算データの下位１６ビットを格納し、レジスタ２に加算
データの下位１６ビットを格納し、また、レジスタ３に
被加算データの上位８ビットを格納し、レジスタ４に加
算データの上位８ビットを格納する。バス１００を経由
して、データが各レジスタ１〜４に格納された後、カウ
ンタ回路１９にスタート信号１９ｂおよびクロック信号
１９ａが入力されると、カウンタ回路１９がカウントを
開始し、カウンタの値を”００”から”０１”に更新す
る。カウンタ回路１９の出力するＣＯＮＴ信号１９ｃに
より、選択回路１５はレジスタ２を選択し、また選択回
路１６はレジスタ１を選択する。この選択回路１５およ
び１６の出力を加算器１８により加算し、この加算結果
をレジスタ１に格納する。また、この加算における桁上
がりはキャリーフラグ１７に格納する。また、８入力Ｎ
ＯＲ回路１４は、レジスタ４の内容がオールゼロの場合
には”１”を出力し、それ以外の場合には”０”を出力
する。８入力ＮＯＲ回路１４が”１”を出力した場合は
、加算器１８によるレジスタ３，４とキャリーフラグ１
７とに対する演算結果に対して、レジスタ４の内容が”
無効”であることを示し、８入力ＮＯＲ回路１４が”０
”を出力した場合は、”有効”であることを示している
。

【００１２】ここで、キャリーフラグ１７の内容が”０
”であり、かつ８入力ＮＯＲ回路１４が”１”を出力し
た場合には、終了信号生成回路２０により演算終了信号
２０ａを出力する。これにより、演算を終了する。すな
わち、レジスタ１，２に格納した下位１６ビットの加算
結果で上位８ビットへの桁上がりがなく、かつ、レジス
タ３に格納した上位８ビットに、加えるべき値（レジス
タ１に格納したデータ）がゼロである場合には、演算終
了信号２０ａを出力することによりレジスタ１およびレ
ジスタ３に対する演算を行わない。

【００１３】一方、キャリーフラグ１７の内容が”１”
か、または８入力ＮＯＲ回路１４が”０”を出力した場
合には、カウンタ回路１９に次のクロック信号を入力す
ることにより、カウンタの値を”０１”から”１１”に
更新する。次に、カウンタ回路１９が出力するＣＯＮＴ
信号１９ｃにより、選択回路１５はレジスタ４を選択し
、また、選択回路１６はレジスタ３を選択する。そして
、この選択回路１５，１６の出力と、キャリーフラグ１
７の内容とを加算器１８により加算し、この加算結果を
レジスタ３に格納する。その後、カウンタ回路１９の出
力するＣＯＮＴ信号１９ｃにより、終了信号生成回路２
０は演算の終了信号を発生する。

【００１４】以上、実施例によれば、加算器１８により
レジスタ１，２の格納したデータに対して演算を実行し
た際に、この演算結果に桁上がりが生じたかどうかをキ
ャリーフラグ１７により検出し、かつ８入力ＮＯＲ回路
１４によりレジスタ４の内容を検出する。そして、桁上
がりが生じておらず、かつ、レジスタ４の内容が、加算
器１８によるレジスタ３，４の格納したデータとキャリ
ーフラグ１７の内容とに対する演算結果に対して、”無
効”であると判定された場合には、レジスタ３，４に格
納したデータと、キャリーフラグ１７の内容とに対する
演算を実行することがなく、加算器１８による演算処理
を終了する。

【００１５】したがって、入出力データのビット長が１
６ビットである加算器１８を用いて、２４ビットの加算
を行なう場合に、レジスタ３，４に格納した上位８ビッ
トのデータに対する不要な加算をなくすことができる。

【００１６】

【発明の効果】この発明の演算制御回路によれば、演算
器により第１および第２のレジスタの格納したデータに
対して演算を実行した際に、この演算結果に桁上がりが
生じたかどうかをキャリーフラグにより検出し、かつ判
定回路により第４のレジスタの内容を検出する。そして
、桁上がりが生じておらず、かつ、第４のレジスタの内
容が、演算器による第３および第４のレジスタの格納し
たデータと、キャリーフラグの内容とに対する演算結果
に対して、無効であると判定された場合には、上記第３
のレジスタの格納したデータと第４のレジスタに格納し
たデータとキャリーフラグの内容とに対する演算を実行
することがなく、演算器による演算処理を終了する。 したがって、演算器の入出力データのビット長以上のデ
ータに対して演算を行なう場合に、不必要な演算の実行
をなくすことができる。その結果、演算処理の高速化を
実現した演算制御回路を得ることができる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例の演算制御回路の構
成を示すブロック図である。

【図２】図２は従来の演算制御回路の構成を示すブロッ
ク図である。

【符号の説明】

１　　　　レジスタ（第１のレジスタ）２　　　　レジ
スタ（第２のレジスタ）３　　　　レジスタ（第３のレ
ジスタ）４　　　　レジスタ（第４のレジスタ）１８　
　　　加算器（演算器） １４　　　　８入力ＮＯＲ回路（判定回路）１７　　　
　キャリーフラグ １９　　　　カウンタ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１ビット長のデータを格納する第１
   および第２のレジスタと、前記第１ビット長以下の第２
   ビット長のデータを格納する第３および第４のレジスタ
   と、入出力データのビット長が前記第１ビット長以下で
   ある演算器と、この演算器による前記第１および前記第
   ２のレジスタに格納したデータに対する演算結果に、桁
   上がりが生じたかどうかを示すキャリーフラグと、前記
   演算器による前記第３のレジスタに格納したデータと前
   記第４のレジスタに格納したデータと前記キャリーフラ
   グの内容とに対する演算結果に対して、前記第４のレジ
   スタに格納したデータが有効か無効かを判定する判定回
   路とを備え、前記演算器により前記第１および第２のレ
   ジスタに格納したデータに対して演算を実行し、この演
   算結果を前記第１のレジスタに格納した際、前記キャリ
   ーフラグにより桁上がりが示されておらず、かつ、前記
   判定回路により前記第４のレジスタに格納したデータが
   無効であると判定された場合に、前記演算器の演算処理
   を終了させるようにした演算制御回路。