JPH0619700B2 - 演算装置 - Google Patents
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- JPH0619700B2 JPH0619700B2 JP58179941A JP17994183A JPH0619700B2 JP H0619700 B2 JPH0619700 B2 JP H0619700B2 JP 58179941 A JP58179941 A JP 58179941A JP 17994183 A JP17994183 A JP 17994183A JP H0619700 B2 JPH0619700 B2 JP H0619700B2
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、演算結果にオーバーフローが生じたとき
に、演算結果を最大値または最小値にクランプする機能
を持つ演算装置に関するものである。
に、演算結果を最大値または最小値にクランプする機能
を持つ演算装置に関するものである。
従来のディジタル信号処理等に用いられる演算装置で
は、演算結果にオーバーフローが生じると、演算装置の
演算結果を保持させておくレジスタへ最大値のデータま
たは最小値のデータをソフトウェアの処理として書き込
み、クランプ処理を実現させていた。
は、演算結果にオーバーフローが生じると、演算装置の
演算結果を保持させておくレジスタへ最大値のデータま
たは最小値のデータをソフトウェアの処理として書き込
み、クランプ処理を実現させていた。
このため、ソフトウェアにおいてクランプ処理を考慮し
たものを開発せねばならないという問題点があり、ま
た、ソフトウェアに処理の負荷がかかるとともに、処理
速度が低下するという欠点があった。特に、連続演算命
令を実行する場合には、演算結果を格納するレジスタが
複数となり、上記欠点は増大することになった。
たものを開発せねばならないという問題点があり、ま
た、ソフトウェアに処理の負荷がかかるとともに、処理
速度が低下するという欠点があった。特に、連続演算命
令を実行する場合には、演算結果を格納するレジスタが
複数となり、上記欠点は増大することになった。
本発明は上記のような従来の演算装置の欠点に鑑みなさ
れたもので、その目的は、オーバーフローが生じる連続
演算命令を的確に実行することができ、この場合にも、
ソフトウェアの負荷が少なく、処理速度を高速化できる
演算装置を提供することである。
れたもので、その目的は、オーバーフローが生じる連続
演算命令を的確に実行することができ、この場合にも、
ソフトウェアの負荷が少なく、処理速度を高速化できる
演算装置を提供することである。
そこで本発明では、それぞれｎ（ｎは整数）ビットのデ
ータが格納される第１、第２のレジスタと、ｎビットの
データの演算を行い、その結果のｎビットのデータを出
力するとともに、演算結果にオーバーフローが生じたと
きにクランプ制御信号を出力する一方、連結演算命令の
実行に際して前記第１、第２のレジスタの一方へクロッ
クを与えて演算結果を格納するレジスタの選択制御を行
い、且つ、上位側のデータの演算にオーバーフローが生
じたときにはフラグのセットによりオーバーフローを示
す主演算部と、前記クランプ制御信号を用いて、前記主
演算部の出力データそのままのデータと、ｎビットの最
大または最小のｎビットのデータとの一方を作成して前
記第１、第２のレジスタへ出力する論理回路と、前記主
制御部の連結演算命令の実行に際しての動作に呼応し
て、前記フラグがセットされた場合には、前記第１、第
２のレジスタの内、下位側のデータが格納されるレジス
タのデータをクランプする手段とを具備させて演算装置
を構成した。更に本発明では、それぞれｎ（ｎは整数）
ビットのデータが格納される第１、第２のレジスタと、
ｎビットのデータの演算を行い、その結果のｎビットの
データを出力するとともに、演算結果にオーバーフロー
が生じたときにクランプ制御信号を出力する一方、連結
演算命令の実行に際しては当該命令の実行を示す制御信
号を出力するとともに前記第１、第２のレジスタの一方
へクロックを与えて演算結果を格納するレジスタの選択
制御を行う示す主演算部と、前記クランプ制御信号を用
いて、前記主演算部の出力データそのままのデータと、
ｎビットの最大または最小のｎビットのデータとの一方
を作成して前記第１、第２のレジスタへ出力する論理回
路と、連結演算命令の実行を示す制御信号及び前記クラ
ンプ制御信号を受けて、これら制御信号を用いて前記主
制御部の出力の最上位ビットを制御して得た１ビットの
データを、前記第１、第２のレジスタの内、下位側のデ
ータが格納されるレジスタへ出力するとともに、上位側
のレジスタへ与えられるクロックを下位側のデータが格
納されるレジスタへ出力する上記第３の論理回路とを具
備させて演算装置を構成した。
ータが格納される第１、第２のレジスタと、ｎビットの
データの演算を行い、その結果のｎビットのデータを出
力するとともに、演算結果にオーバーフローが生じたと
きにクランプ制御信号を出力する一方、連結演算命令の
実行に際して前記第１、第２のレジスタの一方へクロッ
クを与えて演算結果を格納するレジスタの選択制御を行
い、且つ、上位側のデータの演算にオーバーフローが生
じたときにはフラグのセットによりオーバーフローを示
す主演算部と、前記クランプ制御信号を用いて、前記主
演算部の出力データそのままのデータと、ｎビットの最
大または最小のｎビットのデータとの一方を作成して前
記第１、第２のレジスタへ出力する論理回路と、前記主
制御部の連結演算命令の実行に際しての動作に呼応し
て、前記フラグがセットされた場合には、前記第１、第
２のレジスタの内、下位側のデータが格納されるレジス
タのデータをクランプする手段とを具備させて演算装置
を構成した。更に本発明では、それぞれｎ（ｎは整数）
ビットのデータが格納される第１、第２のレジスタと、
ｎビットのデータの演算を行い、その結果のｎビットの
データを出力するとともに、演算結果にオーバーフロー
が生じたときにクランプ制御信号を出力する一方、連結
演算命令の実行に際しては当該命令の実行を示す制御信
号を出力するとともに前記第１、第２のレジスタの一方
へクロックを与えて演算結果を格納するレジスタの選択
制御を行う示す主演算部と、前記クランプ制御信号を用
いて、前記主演算部の出力データそのままのデータと、
ｎビットの最大または最小のｎビットのデータとの一方
を作成して前記第１、第２のレジスタへ出力する論理回
路と、連結演算命令の実行を示す制御信号及び前記クラ
ンプ制御信号を受けて、これら制御信号を用いて前記主
制御部の出力の最上位ビットを制御して得た１ビットの
データを、前記第１、第２のレジスタの内、下位側のデ
ータが格納されるレジスタへ出力するとともに、上位側
のレジスタへ与えられるクロックを下位側のデータが格
納されるレジスタへ出力する上記第３の論理回路とを具
備させて演算装置を構成した。
以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例のブロック図である。同図に
おいて、１は主演算部を示す。この主演算部１は、16ビ
ットの演算が可能であり、演算結果のデータの最上位ビ
ットのデータを符号ビットとした固定小数点演算を行な
い16ビットの演算結果のデータを出力データライン41、
42、43、……、416へ出力する。演算結果にオーバーフ
ローが生じると、主演算部１は、オーバーフローが正の
データで生じたときには最大クランプ制御信号を信号ラ
イン８から出力し、オーバーフローが負のデータで生じ
たときには最小クランプ制御信号を信号ライン９から出
力する。主演算部１から出力データライン41、42、43、
……、416へ出力されたデータは、アンドゲート211、21
2、213、……、2116へ与えられる。この実施例では、最
大クランプ制御信号、最小クランプ制御信号はともに、
ハイアクティブであり、オーバーフローとならぬときに
は、ロウレベルになっている。従って、アンドゲート21
1には、インバータ221を介してハイレベルの信号が与え
られ、アンドゲート212、213、……、2116にはインバー
タ222を介してハイレベルの信号が与えられ、出力デー
タライン41、42、43、……、416へ出力されたデータは
アンドゲート211、212、213、……、2116を介して、オ
アゲート231、232、233、……、2316へ与えられる。オ
アゲート231には、インバータ222、223を介して、最小
クランプ制御信号が与えられ、オアゲート232、233、…
…、2316には最大クランプ制御信号が与えられている。
オアゲート231、232、233、……、2316から出力された
演算データは、演算データライン51、52、53、……、5
16を介して、16ビットのレジスタ２、または、16ビット
のレジスタ３へ与えられる。ここで、主演算部１は、ク
ロックライン６またはクロックライン７の一方に、クロ
ックを出力することによって、演算データを格納するレ
ジスタをレジスタ２とするかレジスタ３とするか制御し
ている。
おいて、１は主演算部を示す。この主演算部１は、16ビ
ットの演算が可能であり、演算結果のデータの最上位ビ
ットのデータを符号ビットとした固定小数点演算を行な
い16ビットの演算結果のデータを出力データライン41、
42、43、……、416へ出力する。演算結果にオーバーフ
ローが生じると、主演算部１は、オーバーフローが正の
データで生じたときには最大クランプ制御信号を信号ラ
イン８から出力し、オーバーフローが負のデータで生じ
たときには最小クランプ制御信号を信号ライン９から出
力する。主演算部１から出力データライン41、42、43、
……、416へ出力されたデータは、アンドゲート211、21
2、213、……、2116へ与えられる。この実施例では、最
大クランプ制御信号、最小クランプ制御信号はともに、
ハイアクティブであり、オーバーフローとならぬときに
は、ロウレベルになっている。従って、アンドゲート21
1には、インバータ221を介してハイレベルの信号が与え
られ、アンドゲート212、213、……、2116にはインバー
タ222を介してハイレベルの信号が与えられ、出力デー
タライン41、42、43、……、416へ出力されたデータは
アンドゲート211、212、213、……、2116を介して、オ
アゲート231、232、233、……、2316へ与えられる。オ
アゲート231には、インバータ222、223を介して、最小
クランプ制御信号が与えられ、オアゲート232、233、…
…、2316には最大クランプ制御信号が与えられている。
オアゲート231、232、233、……、2316から出力された
演算データは、演算データライン51、52、53、……、5
16を介して、16ビットのレジスタ２、または、16ビット
のレジスタ３へ与えられる。ここで、主演算部１は、ク
ロックライン６またはクロックライン７の一方に、クロ
ックを出力することによって、演算データを格納するレ
ジスタをレジスタ２とするかレジスタ３とするか制御し
ている。
このような演算装置によるクランプ処理を説明する。16
ビットのデータの演算において、正のデータでオーバー
フローが生じると、主演算部１は最大クランプ制御信号
をアクティブとするから、信号ライン８を介してオアゲ
ート232、233、……、2316にはハイレベルの信号が与え
られ、アンドゲート211にはインバータ221を介してロウ
レベルの信号が与えられる。このため、アンドゲート21
1の出力が禁止され、オアゲート231には、アンドゲート
211及びインバータ221を介してロウレベルの信号が与え
られる。従って、オアゲート231から演算データライン5
1へは“０”のデータが出力され、オアゲート232、2
33、……、2316からは演算データライン52、53、……、
516へは“１”のデータが出力される。つまり、全デー
タとしては正の最大値である“7FFFH”へクランプされ
たデータが演算データライン51、52、53、……、516か
ら、レジスタ２またはレジスタ３へ格納される。
ビットのデータの演算において、正のデータでオーバー
フローが生じると、主演算部１は最大クランプ制御信号
をアクティブとするから、信号ライン８を介してオアゲ
ート232、233、……、2316にはハイレベルの信号が与え
られ、アンドゲート211にはインバータ221を介してロウ
レベルの信号が与えられる。このため、アンドゲート21
1の出力が禁止され、オアゲート231には、アンドゲート
211及びインバータ221を介してロウレベルの信号が与え
られる。従って、オアゲート231から演算データライン5
1へは“０”のデータが出力され、オアゲート232、2
33、……、2316からは演算データライン52、53、……、
516へは“１”のデータが出力される。つまり、全デー
タとしては正の最大値である“7FFFH”へクランプされ
たデータが演算データライン51、52、53、……、516か
ら、レジスタ２またはレジスタ３へ格納される。
また、16ビットのデータの演算において、負のデータで
オーバーフローが生じると、主演算部１は最小クランプ
制御信号をアクティブとするから、信号ライン９及びイ
ンバータ222を介して、アンドゲート212、213、……、2
116へロウレベルの信号が与えられ、アンドゲート211に
はインバータ221を介してハイレベルの信号が与えられ
る。このため、アンドゲート212、213、……、2116の出
力が禁止され、オアゲート232、233、……、2316は最大
クランプ制御信号によるロウレベルの信号を与えられ
て、演算データライン52、53、……、516へ“０”のデ
ータを出力する。また、オアゲート231はインバータ233
を介して必ずハイレベルの信号を受け取るから、演算デ
ータライン51へ“１”のデータを出力する。つまり、全
データとしては負の最小値である“8000H”へクランプ
されたデータが演算データライン51、52、53、……、5
16から、レジスタ２またはレジスタ３へ格納される。
オーバーフローが生じると、主演算部１は最小クランプ
制御信号をアクティブとするから、信号ライン９及びイ
ンバータ222を介して、アンドゲート212、213、……、2
116へロウレベルの信号が与えられ、アンドゲート211に
はインバータ221を介してハイレベルの信号が与えられ
る。このため、アンドゲート212、213、……、2116の出
力が禁止され、オアゲート232、233、……、2316は最大
クランプ制御信号によるロウレベルの信号を与えられ
て、演算データライン52、53、……、516へ“０”のデ
ータを出力する。また、オアゲート231はインバータ233
を介して必ずハイレベルの信号を受け取るから、演算デ
ータライン51へ“１”のデータを出力する。つまり、全
データとしては負の最小値である“8000H”へクランプ
されたデータが演算データライン51、52、53、……、5
16から、レジスタ２またはレジスタ３へ格納される。
従って、16ビットの演算の範囲でオーバーフローが生じ
た場合には、完全にハードウェアによるクランプ処理が
なされ、処理速度の高速化がはかられ、ソフトウェアの
負荷を軽減することができる。
た場合には、完全にハードウェアによるクランプ処理が
なされ、処理速度の高速化がはかられ、ソフトウェアの
負荷を軽減することができる。
この演算装置において、主演算部１で演算可能なビット
である16ビットの倍の32ビットのデータとなる演算（連
結演算）を行ない、演算結果にオーバーフローが生じた
場合を説明する。例えば、レジスタ３を下位のデータ用
のレジスタとして用いると、このレジスタ３には、レジ
スタ２に格納すべきデータの演算を行なっているとき
に、既にデータが格納されている。このため、レジスタ
２のデータについて、クランプ処理をハードウェアで実
現できるが、レジスタ３のデータについてはソフトウェ
アで処理する。例えば、主演算部１に、オーバーフロー
フラグを用意して、32ビットのデータの演算でオーバー
フローが生じたときには、上記フラグをセットし、ソフ
トウェアにより、レジスタ３内のデータをクランプ処理
する。これにより、従来行なわれなかったハードウェア
によるクランプ処理を一部取入れているので、それだ
け、処理速度の高速化、ソフトウェアの負荷の軽減をは
かることができる。
である16ビットの倍の32ビットのデータとなる演算（連
結演算）を行ない、演算結果にオーバーフローが生じた
場合を説明する。例えば、レジスタ３を下位のデータ用
のレジスタとして用いると、このレジスタ３には、レジ
スタ２に格納すべきデータの演算を行なっているとき
に、既にデータが格納されている。このため、レジスタ
２のデータについて、クランプ処理をハードウェアで実
現できるが、レジスタ３のデータについてはソフトウェ
アで処理する。例えば、主演算部１に、オーバーフロー
フラグを用意して、32ビットのデータの演算でオーバー
フローが生じたときには、上記フラグをセットし、ソフ
トウェアにより、レジスタ３内のデータをクランプ処理
する。これにより、従来行なわれなかったハードウェア
によるクランプ処理を一部取入れているので、それだ
け、処理速度の高速化、ソフトウェアの負荷の軽減をは
かることができる。
尚、実施例においては、アンドゲート、インバータ、オ
アゲートによって、最大クランプ制御信号に基づき、主
演算部１から出力される演算結果のデータが正の最大値
のデータとなるように各ビットのデータを制御して出力
する第１の論理回路と、最小クランプ制御信号に基づ
き、主演算部１から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制御し
て出力する第２の論理回路とからなる論理回路を構成し
ているが、必ずしもこれによらなくとも良い。例えば各
ゲートによる構成を変えて、同様の効果を得るようにし
ても良い。また、最大または最小の一方のデータへのみ
クランプするようにしても良い。つまり、正または負の
データの一方のみを扱う演算装置とすることもできる。
アゲートによって、最大クランプ制御信号に基づき、主
演算部１から出力される演算結果のデータが正の最大値
のデータとなるように各ビットのデータを制御して出力
する第１の論理回路と、最小クランプ制御信号に基づ
き、主演算部１から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制御し
て出力する第２の論理回路とからなる論理回路を構成し
ているが、必ずしもこれによらなくとも良い。例えば各
ゲートによる構成を変えて、同様の効果を得るようにし
ても良い。また、最大または最小の一方のデータへのみ
クランプするようにしても良い。つまり、正または負の
データの一方のみを扱う演算装置とすることもできる。
次に、第２図を参照して、本発明の他の一実施例を説明
する。同図において、第１図と同一の符号を付した構成
要素は、第１図と同一のものである。主演算部１′は、
最大クランプ制御信号と最小クランプ制御信号のほか
に、ADD WITH CARRY（キャリー付加算）命令を受けたと
きに、信号線10を介してADD WITH CARRY制御信号を出力
し、SUB WITH BORROW（キャリー付減算）命令を受けた
ときに、信号線11を介してSUB WITH BORROW制御信号を
出力する。ADD WITH CARRY制御信号はオアゲート241の
一方の入力端子へ与えられ、SUB WITH BORROW制御信号
はオアゲート241の他方の入力端子へ与えられる。オア
ゲート242には、最大クランプ制御信号及び最小クラン
プ制御信号が与えられ、このオアゲート242の出力と上
記オアゲート241の出力とはアンドゲート251へ与えられ
る。このアンドゲート251が信号ライン12へ出力する信
号は、新入力クロック制御信号であり、キャリー付加減
算の結果の連結命令（連結演算命令）の実行中に、オー
バーフローが生じたときに、アクティブ（ハイレベル）
となる。この新入力クロック制御信号はアンドゲート25
2、排他的論理和ゲート（以下EX-ORゲートという）26へ
与えられている。アンドゲート252の他方の入力端子へ
は、クロックライン６′から、レジスタ２へ与えられる
クロックが与えられる。アンドゲート252の出力は、オ
アゲート243の一方の入力端子へ与えられ、オアゲート2
43の他方の入力端子へはクロックライン７からクロック
が与えられる。オアゲート243の出力はクロックライン1
3を介してレジスタ３へクロックとして与えられる。即
ち、レジスタ３は、第１図のように主演算部１からの演
算結果のデータを受け取るモードだけでなく、キャリー
付加減算の結果の連結命令実行時に、オーバーフローが
生じたときに、クロックライン13を介してクロックが与
えられる。また、EX-ORゲート26には、上述の新入力ク
ロック制御信号と、オアゲート231の出力とが与えられ
る。EX-ORゲート26の出力は演算データライン14を介し
て、新入力最上位ビットデータとして、レジスタ３の最
上位ビットに与えられる。新入力最上位ビットデータ
は、新入力クロック制御信号がインアクティブであれ
ば、オアゲート231の出力そのままであるが、新入力ク
ロック制御信号がアクティブであれば、正のデータによ
るオーバーフローか負のデータによるオーバーフローか
に左右される。即ち、正のデータによるオーバーフロー
のときには、オアゲート231の出力が“０”であるか
ら、EX-ORゲート26からは“１”のデータが出力され、
負のデータによるオーバーフローのときには、オアゲー
ト231の出力が“１”であるから、EX-ORゲート26からは
“０”のデータが出力される。
する。同図において、第１図と同一の符号を付した構成
要素は、第１図と同一のものである。主演算部１′は、
最大クランプ制御信号と最小クランプ制御信号のほか
に、ADD WITH CARRY（キャリー付加算）命令を受けたと
きに、信号線10を介してADD WITH CARRY制御信号を出力
し、SUB WITH BORROW（キャリー付減算）命令を受けた
ときに、信号線11を介してSUB WITH BORROW制御信号を
出力する。ADD WITH CARRY制御信号はオアゲート241の
一方の入力端子へ与えられ、SUB WITH BORROW制御信号
はオアゲート241の他方の入力端子へ与えられる。オア
ゲート242には、最大クランプ制御信号及び最小クラン
プ制御信号が与えられ、このオアゲート242の出力と上
記オアゲート241の出力とはアンドゲート251へ与えられ
る。このアンドゲート251が信号ライン12へ出力する信
号は、新入力クロック制御信号であり、キャリー付加減
算の結果の連結命令（連結演算命令）の実行中に、オー
バーフローが生じたときに、アクティブ（ハイレベル）
となる。この新入力クロック制御信号はアンドゲート25
2、排他的論理和ゲート（以下EX-ORゲートという）26へ
与えられている。アンドゲート252の他方の入力端子へ
は、クロックライン６′から、レジスタ２へ与えられる
クロックが与えられる。アンドゲート252の出力は、オ
アゲート243の一方の入力端子へ与えられ、オアゲート2
43の他方の入力端子へはクロックライン７からクロック
が与えられる。オアゲート243の出力はクロックライン1
3を介してレジスタ３へクロックとして与えられる。即
ち、レジスタ３は、第１図のように主演算部１からの演
算結果のデータを受け取るモードだけでなく、キャリー
付加減算の結果の連結命令実行時に、オーバーフローが
生じたときに、クロックライン13を介してクロックが与
えられる。また、EX-ORゲート26には、上述の新入力ク
ロック制御信号と、オアゲート231の出力とが与えられ
る。EX-ORゲート26の出力は演算データライン14を介し
て、新入力最上位ビットデータとして、レジスタ３の最
上位ビットに与えられる。新入力最上位ビットデータ
は、新入力クロック制御信号がインアクティブであれ
ば、オアゲート231の出力そのままであるが、新入力ク
ロック制御信号がアクティブであれば、正のデータによ
るオーバーフローか負のデータによるオーバーフローか
に左右される。即ち、正のデータによるオーバーフロー
のときには、オアゲート231の出力が“０”であるか
ら、EX-ORゲート26からは“１”のデータが出力され、
負のデータによるオーバーフローのときには、オアゲー
ト231の出力が“１”であるから、EX-ORゲート26からは
“０”のデータが出力される。
この演算装置による16ビットのデータの演算は第１図と
同様である。この演算装置において、連結演算命令（こ
の実施例では、32ビットのデータとなる演算命令）が行
なわれ、オーバーフローが生じた場合を説明する。既
に、レジスタ３へはデータが格納されている。
同様である。この演算装置において、連結演算命令（こ
の実施例では、32ビットのデータとなる演算命令）が行
なわれ、オーバーフローが生じた場合を説明する。既
に、レジスタ３へはデータが格納されている。
今、ADD WITH CARRY命令が出されていたとすると、主演
算部１′は信号ライン10からADD WITH CARRY制御信号を
アクティブとして出力する。また、正のデータでオーバ
ーフローが生じたとすると、主演算部１′は信号ライン
８へ最大クランプ制御信号をアクティブとして出力す
る。すると、信号ライン８を介してオアゲート232、2
33、……、2316にはハイレベルの信号が与えられ、アン
ドゲート211にはインバータ221を介してロウレベルの信
号が与えられる。このため、アンドゲート211の出力が
禁止され、オアゲート231には、アンドゲート211及びイ
ンバータ223を介してロウレベルの信号が与えられる。
従って、オアゲート231から演算データライン51へは
“０”のデータが出力され、オアゲート232、233、…
…、2316から演算データライン52、53、……、516へは
“１”のデータが出力される。つまり、全データとして
は正の最大値である“7FFFH”へクランプされたデータ
が演算データライン51、52、53、……、516からレジス
タ２へ、クロックライン６のクロックによって格納され
る。一方、ADD WITH CARRY制御信号と最大クランプ制御
信号がともにアクティブであるから、アンドゲート251
の出力である新入力クロック制御信号がアクティブとな
る。また、EX-ORゲート26にはオアゲート231から“０”
が与えられるから、その出力は“１”のデータとなり、
レジスタ３へはオール“１”の16ビットのデータが、ク
ロックライン６′、アンドゲート252、オアゲート243、
クロックライン13を介して与えられるクロックに同期し
て格納される。従って、レジスタ２、３には、“7FF
FH”、“FFFFH”が格納され、32ビットのデータがクラ
ンプされて格納されることになる。
算部１′は信号ライン10からADD WITH CARRY制御信号を
アクティブとして出力する。また、正のデータでオーバ
ーフローが生じたとすると、主演算部１′は信号ライン
８へ最大クランプ制御信号をアクティブとして出力す
る。すると、信号ライン８を介してオアゲート232、2
33、……、2316にはハイレベルの信号が与えられ、アン
ドゲート211にはインバータ221を介してロウレベルの信
号が与えられる。このため、アンドゲート211の出力が
禁止され、オアゲート231には、アンドゲート211及びイ
ンバータ223を介してロウレベルの信号が与えられる。
従って、オアゲート231から演算データライン51へは
“０”のデータが出力され、オアゲート232、233、…
…、2316から演算データライン52、53、……、516へは
“１”のデータが出力される。つまり、全データとして
は正の最大値である“7FFFH”へクランプされたデータ
が演算データライン51、52、53、……、516からレジス
タ２へ、クロックライン６のクロックによって格納され
る。一方、ADD WITH CARRY制御信号と最大クランプ制御
信号がともにアクティブであるから、アンドゲート251
の出力である新入力クロック制御信号がアクティブとな
る。また、EX-ORゲート26にはオアゲート231から“０”
が与えられるから、その出力は“１”のデータとなり、
レジスタ３へはオール“１”の16ビットのデータが、ク
ロックライン６′、アンドゲート252、オアゲート243、
クロックライン13を介して与えられるクロックに同期し
て格納される。従って、レジスタ２、３には、“7FF
FH”、“FFFFH”が格納され、32ビットのデータがクラ
ンプされて格納されることになる。
次に、SUB WITH BORROW命令が出されていたとすると、
主演算部１′は信号ライン11からSUB WITH BORROW制御
信号をアクティブとして出力する。また、負のデータで
オーバーフローが生じると、主演算部１′は最小クラン
プ制御信号をアクティブとするから、信号ライン９及び
インバータ222を介して、アンドゲート212、213、…
…、2116へロウレベルの信号が与えられ、アンドゲート
211にはインバータ221を介してハイレベルの信号が与え
られる。このため、アンドゲート212、213、……、2116
の出力が禁止され、オアゲート232、233、……、2316は
最大クランプ制御信号によるロウレベルの信号を与えら
れて、演算データライン52、53、……、516へ“０”の
データを出力する。また、オアゲート231はインバータ2
33を介して必ずハイレベルの信号を受け取るから、演算
データライン51へ“１”のデータを出力する。つまり、
全データとしては負の最小値である“8000H”へクラン
プされたデータが演算データライン51、52、53、……、
516から、レジスタ２へクロックライン６のクロックに
よって格納される。一方、SUB WITH BORROW制御信号と
最小クランプ制御信号がともにアクティブであるから、
アンドゲート251の出力である新入力クロック制御信号
がアクティブとなる。また、EX-ORゲート26には、オア
ゲート231から“１”が与えられるから、その出力は
“０”のデータとなり、レジスタ３へはオール“０”の
16ビットのデータが、クロックライン６′、アンドゲー
ト252、オアゲート243、クロックライン13を介して与え
られるクロックに同期して格納される。従って、レジス
タ２、３には、“8000H”、“0000H”が格納され、32ビ
ットのデータがクランプされて格納されたことになる。
主演算部１′は信号ライン11からSUB WITH BORROW制御
信号をアクティブとして出力する。また、負のデータで
オーバーフローが生じると、主演算部１′は最小クラン
プ制御信号をアクティブとするから、信号ライン９及び
インバータ222を介して、アンドゲート212、213、…
…、2116へロウレベルの信号が与えられ、アンドゲート
211にはインバータ221を介してハイレベルの信号が与え
られる。このため、アンドゲート212、213、……、2116
の出力が禁止され、オアゲート232、233、……、2316は
最大クランプ制御信号によるロウレベルの信号を与えら
れて、演算データライン52、53、……、516へ“０”の
データを出力する。また、オアゲート231はインバータ2
33を介して必ずハイレベルの信号を受け取るから、演算
データライン51へ“１”のデータを出力する。つまり、
全データとしては負の最小値である“8000H”へクラン
プされたデータが演算データライン51、52、53、……、
516から、レジスタ２へクロックライン６のクロックに
よって格納される。一方、SUB WITH BORROW制御信号と
最小クランプ制御信号がともにアクティブであるから、
アンドゲート251の出力である新入力クロック制御信号
がアクティブとなる。また、EX-ORゲート26には、オア
ゲート231から“１”が与えられるから、その出力は
“０”のデータとなり、レジスタ３へはオール“０”の
16ビットのデータが、クロックライン６′、アンドゲー
ト252、オアゲート243、クロックライン13を介して与え
られるクロックに同期して格納される。従って、レジス
タ２、３には、“8000H”、“0000H”が格納され、32ビ
ットのデータがクランプされて格納されたことになる。
このように、本実施例によれば、16ビットの範囲でのオ
ーバーフローはもちろん、32ビットの範囲でオーバーフ
ローが生じた場合にも、完全にハードウェアによるクラ
ンプ処理がなされ、処理速度の高速化がはかられ、ソフ
トウェアの負荷を軽減することができる。また、全くソ
フトウェアによらずにクランプ処理を実行できるので演
算装置のソフトウェアの開発が極めて容易になるという
利点もある。
ーバーフローはもちろん、32ビットの範囲でオーバーフ
ローが生じた場合にも、完全にハードウェアによるクラ
ンプ処理がなされ、処理速度の高速化がはかられ、ソフ
トウェアの負荷を軽減することができる。また、全くソ
フトウェアによらずにクランプ処理を実行できるので演
算装置のソフトウェアの開発が極めて容易になるという
利点もある。
尚、実施例においては、オアゲート241、242、243、ア
ンドゲート251、252、EX-ORゲート26によって、第３の
論理回路を構成し、この第３の論理回路によって、既に
行なわれた演算結果のデータが格納されているレジスタ
へ、連結演算命令実行時において表わし得る最大または
最小のデータの一部のデータとなるように、各ビットの
データを制御して出力するようにしたが、第３の論理回
路は、上記作用をなすものであれば他の構成であっても
良い。
ンドゲート251、252、EX-ORゲート26によって、第３の
論理回路を構成し、この第３の論理回路によって、既に
行なわれた演算結果のデータが格納されているレジスタ
へ、連結演算命令実行時において表わし得る最大または
最小のデータの一部のデータとなるように、各ビットの
データを制御して出力するようにしたが、第３の論理回
路は、上記作用をなすものであれば他の構成であっても
良い。
また、第１図、第２図において、レジスタを２個とし、
別個のものを用いたが、レジスタの数に制限はなく、ま
た一連のレジスタへ所定ビットのデータを区分して保持
させる方式を採ることも可能である。
別個のものを用いたが、レジスタの数に制限はなく、ま
た一連のレジスタへ所定ビットのデータを区分して保持
させる方式を採ることも可能である。
連結演算命令の場合に、下位側のｎビットのデータを上
位側のｎビットのデータの演算時のオーバーフロー時に
変更するので、的確な処理が可能であり、しかも、少な
くともオーバーフロー時の上位側の処理を論理回路とう
いうハードウェアで行うため処理速度が高速化され、且
つソフトウェアの負荷を軽減できる効果がある。
位側のｎビットのデータの演算時のオーバーフロー時に
変更するので、的確な処理が可能であり、しかも、少な
くともオーバーフロー時の上位側の処理を論理回路とう
いうハードウェアで行うため処理速度が高速化され、且
つソフトウェアの負荷を軽減できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図である。 １、１′……主演算部 ２、３……レジスタ 211、212、213、……、2116，251、252……アンドゲー
ト 221、222、223……インバータ 231、232、233、……、2316，241、242、243……オアゲ
ート ２６……ＥＸ−ＯＲゲート （221、222、223、211、212、213、……、2116、231、2
32、233、……、2316）……論理回路 （241、242、243、251、252、26）……第３の論理回路
明の他の実施例のブロック図である。 １、１′……主演算部 ２、３……レジスタ 211、212、213、……、2116，251、252……アンドゲー
ト 221、222、223……インバータ 231、232、233、……、2316，241、242、243……オアゲ
ート ２６……ＥＸ−ＯＲゲート （221、222、223、211、212、213、……、2116、231、2
32、233、……、2316）……論理回路 （241、242、243、251、252、26）……第３の論理回路
Claims (4)
- 【請求項１】それぞれｎ（ｎは整数）ビットのデータが
格納される第１、第２のレジスタと、 ｎビットのデータの演算を行い、その結果のｎビットの
データを出力するとともに、演算結果にオーバーフロー
が生じたときにクランプ制御信号を出力する一方、連結
演算命令の実行に際して前記第１、第２のレジスタの一
方へクロックを与えて演算結果を格納するレジスタの選
択制御を行い、且つ、上位側のデータの演算にオーバー
フローが生じたときにはフラグのセットによりオーバー
フローを示す主演算部と、 前記クランプ制御信号を用いて、前記主演算部の出力デ
ータそのままのデータと、ｎビットの最大または最小の
ｎビットのデータとの一方を作成して前記第１、第２の
レジスタへ出力する論理回路と、 前記主制御部の連結演算命令の実行に際しての動作に呼
応して、前記フラグがセットされた場合には、前記第
１、第２のレジスタの内、下位側のデータが格納される
レジスタのデータをクランプする手段とを具備すること
を特徴とする演算装置。 - 【請求項２】主演算部は、演算結果のデータが、正のデ
ータでオーバーフローが生じたときに出力する最大クラ
ンプ制御信号と、負のデータでオーバーフローが生じた
ときに出力する最小クランプ制御信号とを有し、 論理回路は、前記最大クランプ制御信号に基づき前記主
演算部から出力される演算結果のデータが正の最大値の
データとなるように各ビットのデータを制御して出力す
る第１の論理回路と、前記最小クランプ制御信号に基づ
き前記主演算部から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制御し
て出力する第２の論理回路とからなることを特徴とする
特許請求の範囲第（１）項記載の演算装置。 - 【請求項３】それぞれｎ（ｎは整数）ビットのデータが
格納される第１、第２のレジスタと、 ｎビットのデータの演算を行い、その結果のｎビットの
データを出力するとともに、演算結果にオーバーフロー
が生じたときにクランプ制御信号を出力する一方、連結
演算命令の実行に際しては当該命令の実行を示す制御信
号を出力するとともに前記第１、第２のレジスタの一方
へクロックを与えて演算結果を格納するレジスタの選択
制御を行う示す主演算部と、 前記クランプ制御信号を用いて、前記主演算部の出力デ
ータそのままのデータと、ｎビットの最大または最小の
ｎビットのデータとの一方を作成して前記第１、第２の
レジスタへ出力する論理回路と、 連結演算命令の実行を示す制御信号及び前記クランプ制
御信号を受けて、これら制御信号を用いて前記主制御部
の出力を最上位ビットを制御して得た１ビットのデータ
を、前記第１、第２のレジスタの内、下位側のデータが
格納されるレジスタへ出力するとともに、上位側のレジ
スタへ与えられるクロックを下位側のデータが格納され
るレジスタへ出力する上記第３の論理回路とを具備する
ことを特徴とする演算装置。 - 【請求項４】主演算部は、演算結果のデータが、正のデ
ータでオーバーフローが生じたときに出力する最大クラ
ンプ制御信号と、負のデータでオーバーフローが生じた
ときに出力する最小クランプ制御信号とを有し、 論理回路は、前記最大クランプ制御信号に基づき前記主
演算部から出力される演算結果のデータが正の最大値の
データとなるように各ビットのデータを制御して出力す
る第１の論理回路と、前記最小クランプ制御信号に基づ
き前記主演算部から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制御し
て出力する第２の論理回路とからなることを特徴とする
特許請求の範囲第（３）項記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179941A JPH0619700B2 (ja) | 1983-09-28 | 1983-09-28 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179941A JPH0619700B2 (ja) | 1983-09-28 | 1983-09-28 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072022A JPS6072022A (ja) | 1985-04-24 |
| JPH0619700B2 true JPH0619700B2 (ja) | 1994-03-16 |
Family
ID=16074615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179941A Expired - Lifetime JPH0619700B2 (ja) | 1983-09-28 | 1983-09-28 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619700B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008812A (ja) * | 2001-06-22 | 2003-01-10 | Ricoh Co Ltd | 電子装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276174A (ja) * | 1985-05-30 | 1986-12-06 | Sony Corp | デ−タ検出装置 |
| JPH0769783B2 (ja) * | 1987-11-16 | 1995-07-31 | 日本電気株式会社 | 例外処理方式 |
| JPH0573267A (ja) * | 1991-09-12 | 1993-03-26 | Sharp Corp | 演算処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132268A (en) * | 1981-02-09 | 1982-08-16 | Victor Co Of Japan Ltd | Digital signal processing circuit |
| JPS58115544A (ja) * | 1981-12-29 | 1983-07-09 | Mitsubishi Electric Corp | 演算装置 |
| JPS59194244A (ja) * | 1983-04-18 | 1984-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 乗算処理装置 |
-
1983
- 1983-09-28 JP JP58179941A patent/JPH0619700B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008812A (ja) * | 2001-06-22 | 2003-01-10 | Ricoh Co Ltd | 電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072022A (ja) | 1985-04-24 |
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