JPH0437058A - マルチチップ半導体装置 - Google Patents
マルチチップ半導体装置Info
- Publication number
- JPH0437058A JPH0437058A JP2141432A JP14143290A JPH0437058A JP H0437058 A JPH0437058 A JP H0437058A JP 2141432 A JP2141432 A JP 2141432A JP 14143290 A JP14143290 A JP 14143290A JP H0437058 A JPH0437058 A JP H0437058A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- frame
- chip
- electrode
- film carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造とその製造法に係）、特に、
フィルムキャリア（ＴＡＢ）を用いた大容量マルチチッ
プ半導体装置に詞する。
フィルムキャリア（ＴＡＢ）を用いた大容量マルチチッ
プ半導体装置に詞する。
半導体メモリは、大型コンビーータ、ワークステージｌ
ン、パソコン、ワープロ等の情報機器に多量に使用され
ている。今後、これらの機器の高性能化、製品拡大がさ
らに進むことから、ここに使われている半導体メモリの
需要も加速度的に増大していくものと考えられる。これ
に対し、大容量のメモリを必要とする装置では、機器内
での半導体メモリが占める実装面積は増大する方向にあ
シ、機器の７７％形 軽量化を阻害する最大の要因とな
っている。この問題の解決法の一つは従来から強力に押
し進められているチップ内素子の高集積化によるーチッ
プ当）のメモリ容量増大である。
ン、パソコン、ワープロ等の情報機器に多量に使用され
ている。今後、これらの機器の高性能化、製品拡大がさ
らに進むことから、ここに使われている半導体メモリの
需要も加速度的に増大していくものと考えられる。これ
に対し、大容量のメモリを必要とする装置では、機器内
での半導体メモリが占める実装面積は増大する方向にあ
シ、機器の７７％形 軽量化を阻害する最大の要因とな
っている。この問題の解決法の一つは従来から強力に押
し進められているチップ内素子の高集積化によるーチッ
プ当）のメモリ容量増大である。
また、他の一つはパッケージングされたメモリモジュー
ルをプリント配線板に高密度に実装する方法であシ、さ
らに、他の一つは、特開昭５９−１９４４６０号及び特
開昭６１−１８５９５８号４Ｉ開昭５９−２０５７４７
号公報に述べられてｈるように、複数個の半導体チップ
を厚さ方向だ積み重ねて高ｖＭ度化を図るものである。
ルをプリント配線板に高密度に実装する方法であシ、さ
らに、他の一つは、特開昭５９−１９４４６０号及び特
開昭６１−１８５９５８号４Ｉ開昭５９−２０５７４７
号公報に述べられてｈるように、複数個の半導体チップ
を厚さ方向だ積み重ねて高ｖＭ度化を図るものである。
これらのうち、チップ内素子の高集積化は従来技術の延
長では解決出来ない新しい局面に来てお９、新技術。
長では解決出来ない新しい局面に来てお９、新技術。
生産設備の開発が必要である。プリント配線板への高密
度実装方法はモジュールの小型化、プリント板への両面
実装、Ｚ ｒ Ｐ （Ｚｃｇｚａｑ ｉｎ−１ｉｎｅ
Ｐａｃｋａｇｅ ）部品の採用等が行なわれておシ、−
個のチップを一パッケージングとしたモジ１−ルを使う
範囲ではこれ以上の大幅な高密度化は難しい状況にある
。これに対し、複数個ＯＩＣチップを厚さ方向に積み重
ねる方法が非常に有利であ）、ｓＡ提案されている０組
立用枠を用いて積み重ねる従来の方法では、マルチチッ
プ半導体装置をプリント配線板に搭載するときのはんだ
リフロ工程で組立用枠とフィルムキャリア装置（’！’
ＡＢ ）のアウタリードの接合部れ、枠の変形が生じ
易いこと、また、リードを折り曲げ端面で層間接続する
ものでは、接続用金属（導電性接着剤）の醸化、あるい
は、溶解等によ）断線が生じ易く、接合強度変動増大、
接合端子間短絡及び断線、温変サイクル寿命の低下等が
生じ易くなるなどの不具合があった。
度実装方法はモジュールの小型化、プリント板への両面
実装、Ｚ ｒ Ｐ （Ｚｃｇｚａｑ ｉｎ−１ｉｎｅ
Ｐａｃｋａｇｅ ）部品の採用等が行なわれておシ、−
個のチップを一パッケージングとしたモジ１−ルを使う
範囲ではこれ以上の大幅な高密度化は難しい状況にある
。これに対し、複数個ＯＩＣチップを厚さ方向に積み重
ねる方法が非常に有利であ）、ｓＡ提案されている０組
立用枠を用いて積み重ねる従来の方法では、マルチチッ
プ半導体装置をプリント配線板に搭載するときのはんだ
リフロ工程で組立用枠とフィルムキャリア装置（’！’
ＡＢ ）のアウタリードの接合部れ、枠の変形が生じ
易いこと、また、リードを折り曲げ端面で層間接続する
ものでは、接続用金属（導電性接着剤）の醸化、あるい
は、溶解等によ）断線が生じ易く、接合強度変動増大、
接合端子間短絡及び断線、温変サイクル寿命の低下等が
生じ易くなるなどの不具合があった。
本発明の目的は、上記従来の不具合点を除去した半導体
装置を提供するものである。
装置を提供するものである。
上記目的は、フィルムキャリア半導体装置（ＴＡＢ）を
複数個積み重ねたマルチチップ半導体装置において、組
立稜、組立枠の周壁部及び枠層間ｏｒｉｐｙｉｔｓに紫
外線硬化性接着剤もしくは熱硬化性接着剤を塗布、もし
くは、注入充填し、紫外線照射シよび加熱によシ固定す
るととによって達成される。
複数個積み重ねたマルチチップ半導体装置において、組
立稜、組立枠の周壁部及び枠層間ｏｒｉｐｙｉｔｓに紫
外線硬化性接着剤もしくは熱硬化性接着剤を塗布、もし
くは、注入充填し、紫外線照射シよび加熱によシ固定す
るととによって達成される。
すなわち、フィルムキャリアチーブに半導体チップを電
気的に接続したフィルムキャリア半導体装［（’！’Ａ
Ｂ）を組立用枠を介して、複数個積み重ねたマルチチッ
プ半導体装置において、組立リフロ後に組立枠の周壁部
、及び、枠層間の空隙部と最上層の枠の電極部とＴＡＢ
アウタリードの接合部に紫外線硬化性接着剤、あるいは
、熱硬化性接着剤を塗布して、紫外線照射、および、加
熱により固定するよう和した。これにより、マルチチッ
プ半導体装置をメモリモジー−ル基板にはんだ１） ７
ａで搭載しても、マルチチップ半導体装置の周壁部及
び組立枠間、最上層粋のＴＡＢアウタリード部は接着固
定されているため、組立枠間の剥離、最上層のＴ Ａ
Ｂ ＩＪ−ド部の剥離が防止できる。
気的に接続したフィルムキャリア半導体装［（’！’Ａ
Ｂ）を組立用枠を介して、複数個積み重ねたマルチチッ
プ半導体装置において、組立リフロ後に組立枠の周壁部
、及び、枠層間の空隙部と最上層の枠の電極部とＴＡＢ
アウタリードの接合部に紫外線硬化性接着剤、あるいは
、熱硬化性接着剤を塗布して、紫外線照射、および、加
熱により固定するよう和した。これにより、マルチチッ
プ半導体装置をメモリモジー−ル基板にはんだ１） ７
ａで搭載しても、マルチチップ半導体装置の周壁部及
び組立枠間、最上層粋のＴＡＢアウタリード部は接着固
定されているため、組立枠間の剥離、最上層のＴ Ａ
Ｂ ＩＪ−ド部の剥離が防止できる。
これｋより、メモリモジエール基板の接合の信頼性が向
上し、ｐｌｌ）Ｃ）ＪＬ好なメモリモジ１−ルを得るこ
とができる。
上し、ｐｌｌ）Ｃ）ＪＬ好なメモリモジ１−ルを得るこ
とができる。
以下、本発明の一実施例を第１図ないし第４図によシ説
明する。第１図は本発明によるマルチチップ半導体装置
の平面図である。第２図は第１図のマルチチップ半導体
装置をｍ−ｉ＠で切っ九場合の断面図であり、第３図は
ｌｌ−ｌ１ｌで切った場合の断面図である。第４図は従
来のマルチチップ半導体装置を用匹てメモリモジュール
を組立たて、マルチチップを第１図のｌｌｌ−１［線で
切ったときのメモリモジー−ル基板とマルチチップ半導
体装置の断面図である。
明する。第１図は本発明によるマルチチップ半導体装置
の平面図である。第２図は第１図のマルチチップ半導体
装置をｍ−ｉ＠で切っ九場合の断面図であり、第３図は
ｌｌ−ｌ１ｌで切った場合の断面図である。第４図は従
来のマルチチップ半導体装置を用匹てメモリモジュール
を組立たて、マルチチップを第１図のｌｌｌ−１［線で
切ったときのメモリモジー−ル基板とマルチチップ半導
体装置の断面図である。
第１図、第２図および第３図において、マルチチップ半
導体装置１は、上、下両面にスルーホール５で導通が取
付けられている電極用パターン３が設けられているガラ
スエポキシ製の組立用枠２と入力出信号を取）出すため
の半導体電極パッド９をもつ半導体チップ８と刀プトン
などからなる！Ａｌｌ用フィルムと、電極リード４をも
ち、ポツテング樹脂１２で対土された、フィルムキャリ
ア半導体装置から成っておシ、電極用パターン３と電極
リード４０Ｉ！合部及び側壁の一部に紫外線硬化接着剤
１０を塗布し、固定しである。
導体装置１は、上、下両面にスルーホール５で導通が取
付けられている電極用パターン３が設けられているガラ
スエポキシ製の組立用枠２と入力出信号を取）出すため
の半導体電極パッド９をもつ半導体チップ８と刀プトン
などからなる！Ａｌｌ用フィルムと、電極リード４をも
ち、ポツテング樹脂１２で対土された、フィルムキャリ
ア半導体装置から成っておシ、電極用パターン３と電極
リード４０Ｉ！合部及び側壁の一部に紫外線硬化接着剤
１０を塗布し、固定しである。
第１図、第２図、第５図のマルチチップ半導体装置１及
び第４図のメモリモジュール１６の組立は大略、次の様
な手順で行なわれる。まず、第１図及び第２図に示すガ
ラスエポキシ基板で作られた組立用枠２を組立用治具（
ここでは表示せず）に設けられたビンと枠２１／ｃ設け
られた位置合わせ用孔６．６′ を利用して、組立治
具に搭載し、その上にフィルムキャリア半導体装置を乗
せて、電極リード４と枠２の電極用パターン３とを所定
の位置関係に合わせる。更に、その上に新らたな組立枠
２、及び、フィルムキャリア半導体装置を乗せ、これを
ｎ段（ここでは四段）、遂次、積層する。次〈積層した
ものは接続用の電極用パターンＳと電極リード４０材質
に応じた接続プロセスで層間接続を行う。一般的には接
続用端子の材質は銅下地に＾ｕ、ｇｕ、５ｕ−Ｐｂ合金
、ＭＬ−Ａｕ合金勢がめっ暑よりメタライズされている
。ここでは、層間接続は温度２１５℃〜温度２３５℃で
はんだ−はんだの接合を行った。その後、紫外線硬化接
着剤１０を枠２の周壁部に塗布して固定した。
び第４図のメモリモジュール１６の組立は大略、次の様
な手順で行なわれる。まず、第１図及び第２図に示すガ
ラスエポキシ基板で作られた組立用枠２を組立用治具（
ここでは表示せず）に設けられたビンと枠２１／ｃ設け
られた位置合わせ用孔６．６′ を利用して、組立治
具に搭載し、その上にフィルムキャリア半導体装置を乗
せて、電極リード４と枠２の電極用パターン３とを所定
の位置関係に合わせる。更に、その上に新らたな組立枠
２、及び、フィルムキャリア半導体装置を乗せ、これを
ｎ段（ここでは四段）、遂次、積層する。次〈積層した
ものは接続用の電極用パターンＳと電極リード４０材質
に応じた接続プロセスで層間接続を行う。一般的には接
続用端子の材質は銅下地に＾ｕ、ｇｕ、５ｕ−Ｐｂ合金
、ＭＬ−Ａｕ合金勢がめっ暑よりメタライズされている
。ここでは、層間接続は温度２１５℃〜温度２３５℃で
はんだ−はんだの接合を行った。その後、紫外線硬化接
着剤１０を枠２の周壁部に塗布して固定した。
前記した様にして作成されたマルチチップ半導体装置１
をメモリモジエール基板１５に搭載し九のが第４図であ
る。尚、第４図は従来方法を説明するため、接着剤塗布
無しのマルチチップ半導体装置１を搭載したものである
。１ｓ４図のメモリモジュール１６において、メモリモ
ジュール基板１５の接続用電極パターン１４は、組立枠
２０電極用パターン３と同じ材質が使用されることが多
い。
をメモリモジエール基板１５に搭載し九のが第４図であ
る。尚、第４図は従来方法を説明するため、接着剤塗布
無しのマルチチップ半導体装置１を搭載したものである
。１ｓ４図のメモリモジュール１６において、メモリモ
ジュール基板１５の接続用電極パターン１４は、組立枠
２０電極用パターン３と同じ材質が使用されることが多
い。
この九め、マルチチップ半導体装置１をメモリモジュー
ル基板に搭載する場合、マルチチップ半導体装置１の組
立時と同じ温度で行なわれる。そのため、第４図と示す
様に最上層の電極リード４と電極用パターン５の剥離１
６．１６’ 組立枠２の各層間での剥離が生じ、導通
不良が発生する。剥離防止には、（１）なんらかの方法
で、マルチチップ半導体装置１が、再度、加熱されても
剥離が生じないように固定する。（２）メモリモジー−
ル基板１５０接続用パターン１４の材質と組立用枠２の
電極用パターン３の材質を変え、この両者間に温度差が
出る様にし、メモリモジー−ル基板１３への搭載時はマ
ルチチップ半導体装置１の組立時より加熱温度を低くし
てやることなどによシ可能である。しかし、両者の電極
パターン材質を変えて温度差を与える場合、マルチチッ
プ半導体装置１の組立温度を高くすることになり、組立
枠２０変形等の耐熱性が大きな問題となってくる。また
、最下層用の組立枠２のメモリモジー−ル基板側の電極
用パターン３の材質はメモリモジュールＪ［のものと同
じにしなければならず、組立枠２の表裏面の電極用パタ
ーン３の材質を変るためのめっき工程が繁雑となり、コ
ストが上昇する。一方、本発明による紫外線硬化接着剤
による固定によれば、特に、電極用パターン材質を変え
ることなく、マルチチップ半導体装置１とメモリモジュ
ール１６の組立時、同程度の温度で作業することが出来
、製造工程の短縮が可能になる。
ル基板に搭載する場合、マルチチップ半導体装置１の組
立時と同じ温度で行なわれる。そのため、第４図と示す
様に最上層の電極リード４と電極用パターン５の剥離１
６．１６’ 組立枠２の各層間での剥離が生じ、導通
不良が発生する。剥離防止には、（１）なんらかの方法
で、マルチチップ半導体装置１が、再度、加熱されても
剥離が生じないように固定する。（２）メモリモジー−
ル基板１５０接続用パターン１４の材質と組立用枠２の
電極用パターン３の材質を変え、この両者間に温度差が
出る様にし、メモリモジー−ル基板１３への搭載時はマ
ルチチップ半導体装置１の組立時より加熱温度を低くし
てやることなどによシ可能である。しかし、両者の電極
パターン材質を変えて温度差を与える場合、マルチチッ
プ半導体装置１の組立温度を高くすることになり、組立
枠２０変形等の耐熱性が大きな問題となってくる。また
、最下層用の組立枠２のメモリモジー−ル基板側の電極
用パターン３の材質はメモリモジュールＪ［のものと同
じにしなければならず、組立枠２の表裏面の電極用パタ
ーン３の材質を変るためのめっき工程が繁雑となり、コ
ストが上昇する。一方、本発明による紫外線硬化接着剤
による固定によれば、特に、電極用パターン材質を変え
ることなく、マルチチップ半導体装置１とメモリモジュ
ール１６の組立時、同程度の温度で作業することが出来
、製造工程の短縮が可能になる。
本発明によれば、マルチチップ半導体装置のメモリモジ
エール基板への搭載時、マルチチップ半導体装置の最上
層粋の電極用パターンと電極ｌノードの剥離 枠層間の
剥離を防ぐことができ、歩留りの良好なメモリモジー−
ルを得ることができる。
エール基板への搭載時、マルチチップ半導体装置の最上
層粋の電極用パターンと電極ｌノードの剥離 枠層間の
剥離を防ぐことができ、歩留りの良好なメモリモジー−
ルを得ることができる。
第１図は本発明の一実施例のマルチチップ半導体装置の
千百図、第２図は第１図のＩＦ−Ｉｆ矢視断面図、第３
図は第２図のｌｌｌ−１矢視断面図、第４図は従来のマ
ルチチップ半導体装置を用い之メモリモジュールの断面
図である。 １・・・マルチチップ半導体装置、２川組立枠、３・・
・電極用パターン、４・・・〒ＡＢ電極用リード、５・
・・スルーホール、 ６． ６’−位置合わせ用孔、
７・・・インナリード、８・・・半導体チップ、９・・
・半導体電極パッド、１０・・・固定用接着剤、１１・
・・ＴＡＢ用フィルム、１２・・・対土用樹脂、１３・
・・メモリモジエール基板、１４・・・メモリモジュー
ル基板の接続用パターン、１５゜ ５′・・・剥離部、 ６・・・メ モリモジエール。
千百図、第２図は第１図のＩＦ−Ｉｆ矢視断面図、第３
図は第２図のｌｌｌ−１矢視断面図、第４図は従来のマ
ルチチップ半導体装置を用い之メモリモジュールの断面
図である。 １・・・マルチチップ半導体装置、２川組立枠、３・・
・電極用パターン、４・・・〒ＡＢ電極用リード、５・
・・スルーホール、 ６． ６’−位置合わせ用孔、
７・・・インナリード、８・・・半導体チップ、９・・
・半導体電極パッド、１０・・・固定用接着剤、１１・
・・ＴＡＢ用フィルム、１２・・・対土用樹脂、１３・
・・メモリモジエール基板、１４・・・メモリモジュー
ル基板の接続用パターン、１５゜ ５′・・・剥離部、 ６・・・メ モリモジエール。
Claims (1)
- 【特許請求の範囲】 １、フイルムキャリアテープに半導体チップを電気的に
接続したフイルムキャリア半導体装置を組立用枠を介し
て、複数個積み重ねてなるマルチチップ半導体装置にお
いて、 前記フイルムキャリア半導体装置をはんだリフローで組
立後、組立枠の周壁部及び前記組立枠の層間の空隙に紫
外線硬化性接着剤、もしくは、熱硬化性接着剤を塗布、
もしくは、注入充填して硬化させ固定させたことを特徴
とするマルチチップ半導体装置。 ２、フイルムキャリア半導体装置を組立用枠を介して、
複数個積み重ねたマルチチップ半導体装置において、 最上層枠の接合部分に紫外線硬化性接着剤、もしくは、
熱硬化性接着剤を塗布し固定したことを特徴とするマル
チチップ半導体装置。 ３、フイルムキャリア半導体装置を組立枠を介して、複
数個積み重ねたマルチチップ半導体装置において、 枠の周壁部と枠層間の空隙部と最上層枠のリード接合部
に前記接着剤を塗布もしくは充填し前記周壁部、前記空
隙部および前記リード接合部を同時に硬化させ固定させ
てなることを特徴とするマルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141432A JPH0437058A (ja) | 1990-06-01 | 1990-06-01 | マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141432A JPH0437058A (ja) | 1990-06-01 | 1990-06-01 | マルチチップ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437058A true JPH0437058A (ja) | 1992-02-07 |
Family
ID=15291836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141432A Pending JPH0437058A (ja) | 1990-06-01 | 1990-06-01 | マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437058A (ja) |
-
1990
- 1990-06-01 JP JP2141432A patent/JPH0437058A/ja active Pending
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