JPH04370598A - 記憶装置 - Google Patents
記憶装置Info
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- JPH04370598A JPH04370598A JP3147067A JP14706791A JPH04370598A JP H04370598 A JPH04370598 A JP H04370598A JP 3147067 A JP3147067 A JP 3147067A JP 14706791 A JP14706791 A JP 14706791A JP H04370598 A JPH04370598 A JP H04370598A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、更に詳
述すれば、特に初期状態におけるプリセット及びリセッ
トを容易にした記憶装置に関する。
述すれば、特に初期状態におけるプリセット及びリセッ
トを容易にした記憶装置に関する。
【０００２】
【従来の技術】図４に従来の記憶装置の一例として、本
願出願人が先に出願している特開平２−１２８３９６号
の発明の構成例の回路図を示す。図４において、参照符
号５はアドレスデコーダであり、その詳細については後
述する。 このアドレスデコーダ５には、アドレスバス６，ビット
イネーブル信号ライン７，プリセット信号ライン１０ａ
及びワードライン４ａ， ４ｂ， ４ｃ， ４ｄ，
４ｅが接続されている。
願出願人が先に出願している特開平２−１２８３９６号
の発明の構成例の回路図を示す。図４において、参照符
号５はアドレスデコーダであり、その詳細については後
述する。 このアドレスデコーダ５には、アドレスバス６，ビット
イネーブル信号ライン７，プリセット信号ライン１０ａ
及びワードライン４ａ， ４ｂ， ４ｃ， ４ｄ，
４ｅが接続されている。
【０００３】３ａ， ３ｂ， ３ｃはビットラインであ
り、それぞれ反転ビットライン＃３ａ， ＃３ｂ， ＃
３ｃと対になってビットライン対３Ａ， ３Ｂ， ３Ｃ
を構成している。各ビットライン対３Ａ，３Ｂ， ３Ｃ
それぞれには前述のワードライン４ａ， ４ｂ， ４ｃ
， ４ｄ， ４ｅとの交点にメモリセルが構成されてい
る。
り、それぞれ反転ビットライン＃３ａ， ＃３ｂ， ＃
３ｃと対になってビットライン対３Ａ， ３Ｂ， ３Ｃ
を構成している。各ビットライン対３Ａ，３Ｂ， ３Ｃ
それぞれには前述のワードライン４ａ， ４ｂ， ４ｃ
， ４ｄ， ４ｅとの交点にメモリセルが構成されてい
る。
【０００４】以下、一例としてビットライン対３Ａにつ
いて説明する。ビットライン対３ＡにはメモリセルＭａ
， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅがそれぞれ設けられ
ている。
いて説明する。ビットライン対３ＡにはメモリセルＭａ
， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅがそれぞれ設けられ
ている。
【０００５】各メモリセルＭａ， Ｍｂ， Ｍｃ， Ｍ
ｄ， Ｍｅの構成は以下の如くである。各メモリセルＭ
ａ， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅには、記憶素子１
ａ， １ｂ， １ｃ， １ｄ， １ｅと、それらとビッ
トライン３ａとの間に接続されたスイッチングトランジ
スタ２Ａ， ２Ｂ， ２Ｃ， ２Ｄ， ２Ｅと、反転ビ
ットライン＃３ａ との間に接続されたスイッチングト
ランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ，２ｅとが備
えられている。そして、メモリセルＭａのスイッチング
トランジスタ２Ａと２ａのゲートにはワードライン４ａ
が、メモリセルＭｂのスイッチングトランジスタ２Ｂと
２ｂのゲートにはワードライン４ｂが、メモリセルＭｃ
のスイッチングトランジスタ２Ｃと２ｃのゲートにはワ
ードライン４ｃが、メモリセルＭｄのスイッチングトラ
ンジスタ２Ｄと２ｄのゲートにはワードライン４ｄが、
スイッチングトランジスタＭｅのスイッチングトランジ
スタ２Ｅと２ｅのゲートにはワードライン４ｅがそれぞ
れ接続されている。
ｄ， Ｍｅの構成は以下の如くである。各メモリセルＭ
ａ， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅには、記憶素子１
ａ， １ｂ， １ｃ， １ｄ， １ｅと、それらとビッ
トライン３ａとの間に接続されたスイッチングトランジ
スタ２Ａ， ２Ｂ， ２Ｃ， ２Ｄ， ２Ｅと、反転ビ
ットライン＃３ａ との間に接続されたスイッチングト
ランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ，２ｅとが備
えられている。そして、メモリセルＭａのスイッチング
トランジスタ２Ａと２ａのゲートにはワードライン４ａ
が、メモリセルＭｂのスイッチングトランジスタ２Ｂと
２ｂのゲートにはワードライン４ｂが、メモリセルＭｃ
のスイッチングトランジスタ２Ｃと２ｃのゲートにはワ
ードライン４ｃが、メモリセルＭｄのスイッチングトラ
ンジスタ２Ｄと２ｄのゲートにはワードライン４ｄが、
スイッチングトランジスタＭｅのスイッチングトランジ
スタ２Ｅと２ｅのゲートにはワードライン４ｅがそれぞ
れ接続されている。
【０００６】また、ビットライン対３Ａの一端寄りのビ
ットライン３ａと反転ビットライン＃３ａとの間には一
対のプリチャージトランジスタ９Ａ， ９ａが接続され
ている。両プリチャージトランジスタ９Ａ， ９ａのゲ
ートにはプリチャージ信号ライン８が接続され、また両
者間には電源電位が接続されている。更に、ビットライ
ン対３Ａの他端寄りのビットライン３ａにはビットライ
ンレベル固定用トランジスタ１１Ａ が接地電位との間
に、反転ビットライン＃３ａ には反転ビットラインレ
ベル固定用トランジスタ１１ａ が電源電位との間にそ
れぞれ介装されている。そして、反転ビットライン＃３
ａ 側の反転ビットラインレベル固定用トランジスタ１
１ａ のゲートには直接、ビットライン３ａ側のビット
ラインレベル固定用トランジスタ１１Ａ のゲートには
インバータ１２を介してプリセット信号ライン１０ａ
がそれぞれ接続されている。
ットライン３ａと反転ビットライン＃３ａとの間には一
対のプリチャージトランジスタ９Ａ， ９ａが接続され
ている。両プリチャージトランジスタ９Ａ， ９ａのゲ
ートにはプリチャージ信号ライン８が接続され、また両
者間には電源電位が接続されている。更に、ビットライ
ン対３Ａの他端寄りのビットライン３ａにはビットライ
ンレベル固定用トランジスタ１１Ａ が接地電位との間
に、反転ビットライン＃３ａ には反転ビットラインレ
ベル固定用トランジスタ１１ａ が電源電位との間にそ
れぞれ介装されている。そして、反転ビットライン＃３
ａ 側の反転ビットラインレベル固定用トランジスタ１
１ａ のゲートには直接、ビットライン３ａ側のビット
ラインレベル固定用トランジスタ１１Ａ のゲートには
インバータ１２を介してプリセット信号ライン１０ａ
がそれぞれ接続されている。
【０００７】なお、ビットライン対３Ａ以外の各ビット
ライン対３Ｂ及び３Ｃについても上述のビットライン対
３Ａ同様に構成されている。
ライン対３Ｂ及び３Ｃについても上述のビットライン対
３Ａ同様に構成されている。
【０００８】次に、上述の従来の記憶装置のアドレスデ
コーダ５について、その構成例を示す図５の回路図を参
照して説明する。
コーダ５について、その構成例を示す図５の回路図を参
照して説明する。
【０００９】アドレスバス６はこの構成例では４ビット
のアドレス信号に対応して６ａ， ６ｂ，６ｃ， ６ｄ
の４本のアドレス信号ラインで構成されており、各アド
レス信号ライン６ａ， ６ｂ， ６ｃ， ６ｄはそれぞ
れ２入力のＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄの一方の入力となっている。これらの各ＮＡ
ＮＤゲート１４ａ， １４ｂ， １４ｃ， １４ｄは第
１ＮＡＮＤ回路１４を構成し、それぞれの他方の入力に
はプリセット信号ライン１０ａ が接続されている。
のアドレス信号に対応して６ａ， ６ｂ，６ｃ， ６ｄ
の４本のアドレス信号ラインで構成されており、各アド
レス信号ライン６ａ， ６ｂ， ６ｃ， ６ｄはそれぞ
れ２入力のＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄの一方の入力となっている。これらの各ＮＡ
ＮＤゲート１４ａ， １４ｂ， １４ｃ， １４ｄは第
１ＮＡＮＤ回路１４を構成し、それぞれの他方の入力に
はプリセット信号ライン１０ａ が接続されている。
【００１０】第１ＮＡＮＤ回路１４の各ＮＡＮＤゲート
１４ａ，１４ｂ， １４ｃ， １４ｄの出力は第２ＮＡ
ＮＤ回路１５を構成する２入力のＮＡＮＤゲート１５ａ
， １５ｂ， １５ｃ， １５ｄの一方の入力となって
おり、これらのＮＡＮＤゲート１５ａ， １５ｂ， １
５ｃ， １５ｄの他方の入力にはプリセット信号ライン
１０ａ が接続されている。
１４ａ，１４ｂ， １４ｃ， １４ｄの出力は第２ＮＡ
ＮＤ回路１５を構成する２入力のＮＡＮＤゲート１５ａ
， １５ｂ， １５ｃ， １５ｄの一方の入力となって
おり、これらのＮＡＮＤゲート１５ａ， １５ｂ， １
５ｃ， １５ｄの他方の入力にはプリセット信号ライン
１０ａ が接続されている。
【００１１】ワードライン４ａ， ４ｂ， ４ｃ， ４
ｄ， ４ｅは ＡＮＤ回路１３を構成する５入力の Ａ
ＮＤゲート１３ａ， １３ｂ， １３ｃ， １３ｄ，
１３ｅ それぞれの出力が与えられており、 ＡＮＤゲ
ート１３ａ の入力はＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄ及びビットイネーブル信号ライン
７、 ＡＮＤゲート１３ｂ の入力はＮＡＮＤゲート１
５ａ， １４ｂ， １４ｃ， １４ｄ及びビットイネー
ブル信号ライン７、 ＡＮＤゲート１３ｃ の入力はＮ
ＡＮＤゲート１４ａ， １５ｂ， １４ｃ， １４ｄ及
びビットイネーブル信号ライン７、 ＡＮＤゲート１３
ｄ の入力はＮＡＮＤゲート１４ａ， １５ｂ， １５
ｃ， １５ｄ及びビットイネーブル信号ライン７、 Ａ
ＮＤゲート１３ｅ の入力はＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄ及びビットイネーブル信号
ライン７となっている。
ｄ， ４ｅは ＡＮＤ回路１３を構成する５入力の Ａ
ＮＤゲート１３ａ， １３ｂ， １３ｃ， １３ｄ，
１３ｅ それぞれの出力が与えられており、 ＡＮＤゲ
ート１３ａ の入力はＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄ及びビットイネーブル信号ライン
７、 ＡＮＤゲート１３ｂ の入力はＮＡＮＤゲート１
５ａ， １４ｂ， １４ｃ， １４ｄ及びビットイネー
ブル信号ライン７、 ＡＮＤゲート１３ｃ の入力はＮ
ＡＮＤゲート１４ａ， １５ｂ， １４ｃ， １４ｄ及
びビットイネーブル信号ライン７、 ＡＮＤゲート１３
ｄ の入力はＮＡＮＤゲート１４ａ， １５ｂ， １５
ｃ， １５ｄ及びビットイネーブル信号ライン７、 Ａ
ＮＤゲート１３ｅ の入力はＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄ及びビットイネーブル信号
ライン７となっている。
【００１２】以上のような構成の従来の記憶装置の動作
について以下に説明する。なお、この従来の記憶装置の
動作状態は、読出し（リード）， 書込み（ライト）
及び定常状態がある。
について以下に説明する。なお、この従来の記憶装置の
動作状態は、読出し（リード）， 書込み（ライト）
及び定常状態がある。
【００１３】まず、図６のタイミングチャートに示され
ている定常状態の動作について説明する。
ている定常状態の動作について説明する。
【００１４】まず、図６（ｃ） に示されているように
、ビットイネーブル信号ライン７に第２の電源レベル（
ローレベル、以下”Ｌ”という）が入力されて ＡＮＤ
ゲート１３ａ， １３ｂ， １３ｃ， １３ｄ， １３
ｅ の出力は全て”Ｌ”になる。この各 ＡＮＤゲート
１３ａ， １３ｂ， １３ｃ， １３ｄ， １３ｅ の
出力”Ｌ”が図６（ｂ） に示されているようにワード
ライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅへ出力さ
れるので、スイッチングトランジスタ２Ａ， ２Ｂ，
２Ｃ， ２Ｄ， ２Ｅ，２ａ， ２ｂ， ２ｃ， ２ｄ
， ２ｅは全て非導通状態になる。従って、全ての記憶
素子１ａ， １ｂ， １ｃ， １ｄ， １ｅはビットラ
イン３ａと反転ビットライン＃３ａ に対して非導通に
なり、その時点の記憶が保持される。
、ビットイネーブル信号ライン７に第２の電源レベル（
ローレベル、以下”Ｌ”という）が入力されて ＡＮＤ
ゲート１３ａ， １３ｂ， １３ｃ， １３ｄ， １３
ｅ の出力は全て”Ｌ”になる。この各 ＡＮＤゲート
１３ａ， １３ｂ， １３ｃ， １３ｄ， １３ｅ の
出力”Ｌ”が図６（ｂ） に示されているようにワード
ライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅへ出力さ
れるので、スイッチングトランジスタ２Ａ， ２Ｂ，
２Ｃ， ２Ｄ， ２Ｅ，２ａ， ２ｂ， ２ｃ， ２ｄ
， ２ｅは全て非導通状態になる。従って、全ての記憶
素子１ａ， １ｂ， １ｃ， １ｄ， １ｅはビットラ
イン３ａと反転ビットライン＃３ａ に対して非導通に
なり、その時点の記憶が保持される。
【００１５】なお、この際のプリチャージ信号ライン８
の信号レベルは第１の電源レベル（ハイレベル、以下”
Ｈ”という）である。
の信号レベルは第１の電源レベル（ハイレベル、以下”
Ｈ”という）である。
【００１６】次に書込み動作について、図７を参照して
説明する。
説明する。
【００１７】まず、図７（ａ） に示されているように
、プリチャージ信号ライン８が”Ｈ”にされる。次に、
図７（ｂ） に示されているように、書込まれるべきデ
ータがビットライン３ａと反転ビットライン＃３ａ に
セットされる。 この際、ビットライン３ａと反転ビットライン＃３ａ
とにセットされるデータは論理的に反転されたデータ、
たとえばビットライン３ａに”Ｈ”のデータがセットさ
れるのであれば反転ビットライン＃３ａ には”Ｌ”の
データがセットされる。これと同時に、図７（ｃ） に
示されているように、データが書込まれるべきアドレス
がアドレスバス６にセットされる。
、プリチャージ信号ライン８が”Ｈ”にされる。次に、
図７（ｂ） に示されているように、書込まれるべきデ
ータがビットライン３ａと反転ビットライン＃３ａ に
セットされる。 この際、ビットライン３ａと反転ビットライン＃３ａ
とにセットされるデータは論理的に反転されたデータ、
たとえばビットライン３ａに”Ｈ”のデータがセットさ
れるのであれば反転ビットライン＃３ａ には”Ｌ”の
データがセットされる。これと同時に、図７（ｃ） に
示されているように、データが書込まれるべきアドレス
がアドレスバス６にセットされる。
【００１８】次に、図７（ｄ） に示されているように
、ビットイネーブル信号ライン７に”Ｈ”が入力される
と、アドレスデコーダ５がアドレスバス６にセットされ
ているアドレスをデコードし、その結果に応じてワード
ライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅの１本を
選択する。ここではたとえばワードライン４ｃが選択さ
れたとすると、図７（ｅ）に示されているように、ワー
ドライン４ｃは”Ｈ”になり、スイッチングトランジス
タ２Ｃ及び２ｃはいずれも導通状態になる。従って、記
憶素子１ｃがビットライン３ａと反転ビットライン＃３
ａ とに接続され、セットされているデータが記憶素子
１ｃに書込まれる。
、ビットイネーブル信号ライン７に”Ｈ”が入力される
と、アドレスデコーダ５がアドレスバス６にセットされ
ているアドレスをデコードし、その結果に応じてワード
ライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅの１本を
選択する。ここではたとえばワードライン４ｃが選択さ
れたとすると、図７（ｅ）に示されているように、ワー
ドライン４ｃは”Ｈ”になり、スイッチングトランジス
タ２Ｃ及び２ｃはいずれも導通状態になる。従って、記
憶素子１ｃがビットライン３ａと反転ビットライン＃３
ａ とに接続され、セットされているデータが記憶素子
１ｃに書込まれる。
【００１９】以上のようにしてデータの書込みが終了す
ると、ビットイネーブル信号ライン７に”Ｌ”が入力さ
れてワードライン４ｃが”Ｌ”になり、スイッチングト
ランジスタ２ｃが非導通状態になり、図６にそのタイミ
ングチャートが示されている前述の定常状態になって記
憶データを保持する。
ると、ビットイネーブル信号ライン７に”Ｌ”が入力さ
れてワードライン４ｃが”Ｌ”になり、スイッチングト
ランジスタ２ｃが非導通状態になり、図６にそのタイミ
ングチャートが示されている前述の定常状態になって記
憶データを保持する。
【００２０】次に読出し動作について、図８を参照して
説明する。
説明する。
【００２１】まず、図８（ａ） に示されているように
、プリチャージ信号ライン８に”Ｌ”が入力されてプリ
チャージトランジスタ９Ａ， ９ａが導通状態にされる
ことにより、図８（ｂ） に示されているように、ビッ
トライン３ａと反転ビットライン＃３ａ とがプリチャ
ージされた後、プリチャージ信号ライン８に”Ｈ”が入
力されてプリチャージが終了する。続いて、読出される
べきデータを記憶している記憶素子１ａ， １ｂ，１ｃ
， １ｄ， １ｅを選択するために、書込み動作時と同
様にして、図８（ｃ） に示されているように、アドレ
スバス６にアドレスがセットされると共に、図８（ｄ）
に示されているように、ビットイネーブル信号ライン
７に”Ｈ”が入力される。ここではたとえば、図８（ｅ
） に示されているように、ワードライン４ｂが選択さ
れたとすると、書込み動作時と同様にして、スイッチン
グトランジスタ２ｂが導通状態になって記憶素子１ｂに
記憶されているデータが、図８（ｂ） に示されている
ように、ビットライン３ａと反転ビットライン＃３ａ
とに出力される。この際、ビットライン３ａと反転ビッ
トライン＃３ａ とへ出力されるデータは論理的に反転
されたデータ、たとえばビットライン３ａに”Ｈ”のデ
ータが出力されるのであれば反転ビットライン＃３ａ
には”Ｌ”のデータが出力される。そして、データの読
出しが終了すると、書込み動作時と同様に、定常状態に
戻る。
、プリチャージ信号ライン８に”Ｌ”が入力されてプリ
チャージトランジスタ９Ａ， ９ａが導通状態にされる
ことにより、図８（ｂ） に示されているように、ビッ
トライン３ａと反転ビットライン＃３ａ とがプリチャ
ージされた後、プリチャージ信号ライン８に”Ｈ”が入
力されてプリチャージが終了する。続いて、読出される
べきデータを記憶している記憶素子１ａ， １ｂ，１ｃ
， １ｄ， １ｅを選択するために、書込み動作時と同
様にして、図８（ｃ） に示されているように、アドレ
スバス６にアドレスがセットされると共に、図８（ｄ）
に示されているように、ビットイネーブル信号ライン
７に”Ｈ”が入力される。ここではたとえば、図８（ｅ
） に示されているように、ワードライン４ｂが選択さ
れたとすると、書込み動作時と同様にして、スイッチン
グトランジスタ２ｂが導通状態になって記憶素子１ｂに
記憶されているデータが、図８（ｂ） に示されている
ように、ビットライン３ａと反転ビットライン＃３ａ
とに出力される。この際、ビットライン３ａと反転ビッ
トライン＃３ａ とへ出力されるデータは論理的に反転
されたデータ、たとえばビットライン３ａに”Ｈ”のデ
ータが出力されるのであれば反転ビットライン＃３ａ
には”Ｌ”のデータが出力される。そして、データの読
出しが終了すると、書込み動作時と同様に、定常状態に
戻る。
【００２２】なお、以上の説明ではビットライン３ａと
反転ビットライン＃３ａ との間、即ちビットライン対
３Ａに接続されているメモリセルＭａ， Ｍｂ， Ｍｃ
， Ｍｄ， Ｍｅにて構成される記憶ブロックについて
説明したが、他の各ビットライン対３Ｂ， ３Ｃに接続
されている記憶ブロックについても同様の動作が行われ
る。
反転ビットライン＃３ａ との間、即ちビットライン対
３Ａに接続されているメモリセルＭａ， Ｍｂ， Ｍｃ
， Ｍｄ， Ｍｅにて構成される記憶ブロックについて
説明したが、他の各ビットライン対３Ｂ， ３Ｃに接続
されている記憶ブロックについても同様の動作が行われ
る。
【００２３】
【発明が解決しようとする課題】以上のように構成され
動作する特開平２−１２８３９６号の発明として提案さ
れている従来の記憶装置は、たとえば電源が投入された
直後のような初期状態においてはそれぞれの記憶素子に
記憶されているデータが不定状態になる。このような初
期状態におけるリセット時にはプリセット時と同様に、
それぞれの記憶素子を逐次的にアクセスして同一のデー
タを書込む必要があり、このための外部からの制御が複
雑になり、また全ての記憶素子にデータを書込むために
はかなりの時間を要する。従って、近年の高速化しつつ
あるマイクロプロセッサ等に対応することが次第に困難
になりつつある。
動作する特開平２−１２８３９６号の発明として提案さ
れている従来の記憶装置は、たとえば電源が投入された
直後のような初期状態においてはそれぞれの記憶素子に
記憶されているデータが不定状態になる。このような初
期状態におけるリセット時にはプリセット時と同様に、
それぞれの記憶素子を逐次的にアクセスして同一のデー
タを書込む必要があり、このための外部からの制御が複
雑になり、また全ての記憶素子にデータを書込むために
はかなりの時間を要する。従って、近年の高速化しつつ
あるマイクロプロセッサ等に対応することが次第に困難
になりつつある。
【００２４】本発明はこのような事情に鑑みてなされた
ものであり、装置を構成する全ての記憶素子または特定
の領域の記憶素子の全ての記憶素子のデータをリセット
時に同時に所定の論理値にセットすることが可能な記憶
装置の提供を目的とする。
ものであり、装置を構成する全ての記憶素子または特定
の領域の記憶素子の全ての記憶素子のデータをリセット
時に同時に所定の論理値にセットすることが可能な記憶
装置の提供を目的とする。
【００２５】
【課題を解決するための手段】本発明に係る記憶装置は
、プリセット時に入力されるプリセット信号により全て
の記憶素子を所定の論理値、たとえば”１”または”０
”に設定することが可能な記憶装置において、装置全体
をリセットするリセット信号が与えられた場合に、この
リセット信号と上述のプリセット時に与えられるプリセ
ット信号とのＯＲ信号を得て、この信号をプリセット信
号の代わりに入力することにより、プリセット信号が与
えられた場合と同様の動作を行うように構成されている
。
、プリセット時に入力されるプリセット信号により全て
の記憶素子を所定の論理値、たとえば”１”または”０
”に設定することが可能な記憶装置において、装置全体
をリセットするリセット信号が与えられた場合に、この
リセット信号と上述のプリセット時に与えられるプリセ
ット信号とのＯＲ信号を得て、この信号をプリセット信
号の代わりに入力することにより、プリセット信号が与
えられた場合と同様の動作を行うように構成されている
。
【００２６】
【作用】本発明に係る記憶装置では、リセット時にリセ
ット信号が入力されると、プリセット信号が入力された
場合と全く同様のに全ての記憶素子が所定の論理値に設
定される。
ット信号が入力されると、プリセット信号が入力された
場合と全く同様のに全ての記憶素子が所定の論理値に設
定される。
【００２７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２８】図１は本発明に係る記憶装置の一実施例の
構成を示す回路図である。
構成を示す回路図である。
【００２９】図１において、参照符号５はアドレスデコ
ーダであり、その詳細については後述する。このアドレ
スデコーダ５には、アドレスバス６，ビットイネーブル
信号ライン７，ＲＡＭＥＲＳ信号ライン１０ｄ 及びワ
ードライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅが接
続されている。
ーダであり、その詳細については後述する。このアドレ
スデコーダ５には、アドレスバス６，ビットイネーブル
信号ライン７，ＲＡＭＥＲＳ信号ライン１０ｄ 及びワ
ードライン４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅが接
続されている。
【００３０】３ａ， ３ｂ， ３ｃはビットラインであ
り、それぞれ反転ビットライン＃３ａ， ＃３ｂ， ＃
３ｃと対になってビットライン対３Ａ， ３Ｂ， ３Ｃ
を構成している。各ビットライン対３Ａ，３Ｂ， ３Ｃ
それぞれには前述のワードライン４ａ， ４ｂ， ４ｃ
， ４ｄ， ４ｅとの交点にメモリセルが構成されてい
る。
り、それぞれ反転ビットライン＃３ａ， ＃３ｂ， ＃
３ｃと対になってビットライン対３Ａ， ３Ｂ， ３Ｃ
を構成している。各ビットライン対３Ａ，３Ｂ， ３Ｃ
それぞれには前述のワードライン４ａ， ４ｂ， ４ｃ
， ４ｄ， ４ｅとの交点にメモリセルが構成されてい
る。
【００３１】以下、一例としてビットライン対３Ａにつ
いて説明する。ビットライン対３ＡにはメモリセルＭａ
， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅがそれぞれ設けられ
ている。
いて説明する。ビットライン対３ＡにはメモリセルＭａ
， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅがそれぞれ設けられ
ている。
【００３２】各メモリセルＭａ， Ｍｂ， Ｍｃ， Ｍ
ｄ， Ｍｅの構成は以下の如くである。各メモリセルＭ
ａ， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅには、記憶素子１
ａ， １ｂ， １ｃ， １ｄ， １ｅと、それらとビッ
トライン３ａとの間に接続されたスイッチングトランジ
スタ２Ａ， ２Ｂ， ２Ｃ， ２Ｄ， ２Ｅと、反転ビ
ットライン＃３ａ との間に接続されたスイッチングト
ランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ，２ｅとが備
えられている。そして、メモリセルＭａのスイッチング
トランジスタ２Ａと２ａのゲートにはワードライン４ａ
が、メモリセルＭｂのスイッチングトランジスタ２Ｂと
２ｂのゲートにはワードライン４ｂが、メモリセルＭｃ
のスイッチングトランジスタ２Ｃと２ｃのゲートにはワ
ードライン４ｃが、メモリセルＭｄのスイッチングトラ
ンジスタ２Ｄと２ｄのゲートにはワードライン４ｄが、
スイッチングトランジスタＭｅのスイッチングトランジ
スタ２Ｅと２ｅのゲートにはワードライン４ｅがそれぞ
れ接続されている。
ｄ， Ｍｅの構成は以下の如くである。各メモリセルＭ
ａ， Ｍｂ， Ｍｃ， Ｍｄ， Ｍｅには、記憶素子１
ａ， １ｂ， １ｃ， １ｄ， １ｅと、それらとビッ
トライン３ａとの間に接続されたスイッチングトランジ
スタ２Ａ， ２Ｂ， ２Ｃ， ２Ｄ， ２Ｅと、反転ビ
ットライン＃３ａ との間に接続されたスイッチングト
ランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ，２ｅとが備
えられている。そして、メモリセルＭａのスイッチング
トランジスタ２Ａと２ａのゲートにはワードライン４ａ
が、メモリセルＭｂのスイッチングトランジスタ２Ｂと
２ｂのゲートにはワードライン４ｂが、メモリセルＭｃ
のスイッチングトランジスタ２Ｃと２ｃのゲートにはワ
ードライン４ｃが、メモリセルＭｄのスイッチングトラ
ンジスタ２Ｄと２ｄのゲートにはワードライン４ｄが、
スイッチングトランジスタＭｅのスイッチングトランジ
スタ２Ｅと２ｅのゲートにはワードライン４ｅがそれぞ
れ接続されている。
【００３３】また、ビットライン対３Ａの一端寄りのビ
ットライン３ａと反転ビットライン＃３ａとの間には一
対のプリチャージトランジスタ９Ａ， ９ａが接続され
ている。両プリチャージトランジスタ９Ａ， ９ａのゲ
ートにはプリチャージ信号ライン８が接続され、また両
者間には電源電位が接続されている。更に、ビットライ
ン対３Ａの他端寄りのビットライン３ａにはビットライ
ンレベル固定用トランジスタ１１Ａ が接地電位との間
に、反転ビットライン＃３ａ には反転ビットラインレ
ベル固定用トランジスタ１１ａ が電源電位との間にそ
れぞれ介装されている。そして、反転ビットライン＃３
ａ 側の反転ビットラインレベル固定用トランジスタ１
１ａ のゲートには直接、ビットライン３ａ側のビット
ラインレベル固定用トランジスタ１１Ａ のゲートには
インバータ１２を介してＲＡＭＥＲＳ信号ライン１０ｄ
がそれぞれ接続されている。
ットライン３ａと反転ビットライン＃３ａとの間には一
対のプリチャージトランジスタ９Ａ， ９ａが接続され
ている。両プリチャージトランジスタ９Ａ， ９ａのゲ
ートにはプリチャージ信号ライン８が接続され、また両
者間には電源電位が接続されている。更に、ビットライ
ン対３Ａの他端寄りのビットライン３ａにはビットライ
ンレベル固定用トランジスタ１１Ａ が接地電位との間
に、反転ビットライン＃３ａ には反転ビットラインレ
ベル固定用トランジスタ１１ａ が電源電位との間にそ
れぞれ介装されている。そして、反転ビットライン＃３
ａ 側の反転ビットラインレベル固定用トランジスタ１
１ａ のゲートには直接、ビットライン３ａ側のビット
ラインレベル固定用トランジスタ１１Ａ のゲートには
インバータ１２を介してＲＡＭＥＲＳ信号ライン１０ｄ
がそれぞれ接続されている。
【００３４】ところで、ＲＡＭＥＲＳ信号ライン１０ｄ
には２入力のＯＲ回路１０ｃ の出力が接続されてお
り、このＯＲ回路１０ｃ の両入力にはプリセット信号
ライン１０ａ とリセット信号ライン１０ｂ とが接続
されている。
には２入力のＯＲ回路１０ｃ の出力が接続されてお
り、このＯＲ回路１０ｃ の両入力にはプリセット信号
ライン１０ａ とリセット信号ライン１０ｂ とが接続
されている。
【００３５】なお、ビットライン対３Ａ以外の各ビット
ライン対３Ｂ及び３Ｃについても上述のビットライン対
３Ａ同様に構成されている。
ライン対３Ｂ及び３Ｃについても上述のビットライン対
３Ａ同様に構成されている。
【００３６】次に、上述の本発明の記憶装置のアドレス
デコーダ５について、その構成例を示す図２の回路図を
参照して説明する。
デコーダ５について、その構成例を示す図２の回路図を
参照して説明する。
【００３７】アドレスバス６はこの構成例では４ビット
のアドレス信号に対応して６ａ， ６ｂ，６ｃ， ６ｄ
の４本のアドレス信号ラインで構成されており、各アド
レス信号ライン６ａ， ６ｂ， ６ｃ， ６ｄはそれぞ
れ２入力のＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄの一方の入力となっている。これらの各ＮＡ
ＮＤゲート１４ａ， １４ｂ， １４ｃ， １４ｄは第
１ＮＡＮＤ回路１４を構成し、それぞれの他方の入力に
はＲＡＭＥＲＳ信号ライン１０ｄ が接続されている。
のアドレス信号に対応して６ａ， ６ｂ，６ｃ， ６ｄ
の４本のアドレス信号ラインで構成されており、各アド
レス信号ライン６ａ， ６ｂ， ６ｃ， ６ｄはそれぞ
れ２入力のＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄの一方の入力となっている。これらの各ＮＡ
ＮＤゲート１４ａ， １４ｂ， １４ｃ， １４ｄは第
１ＮＡＮＤ回路１４を構成し、それぞれの他方の入力に
はＲＡＭＥＲＳ信号ライン１０ｄ が接続されている。
【００３８】第１ＮＡＮＤ回路１４の各ＮＡＮＤゲート
１４ａ，１４ｂ， １４ｃ， １４ｄの出力は第２ＮＡ
ＮＤ回路１５を構成する２入力のＮＡＮＤゲート１５ａ
， １５ｂ， １５ｃ， １５ｄの一方の入力となって
おり、これらのＮＡＮＤゲート１５ａ， １５ｂ， １
５ｃ， １５ｄの他方の入力にはＲＡＭＥＲＳ信号ライ
ン１０ｄ が接続されている。
１４ａ，１４ｂ， １４ｃ， １４ｄの出力は第２ＮＡ
ＮＤ回路１５を構成する２入力のＮＡＮＤゲート１５ａ
， １５ｂ， １５ｃ， １５ｄの一方の入力となって
おり、これらのＮＡＮＤゲート１５ａ， １５ｂ， １
５ｃ， １５ｄの他方の入力にはＲＡＭＥＲＳ信号ライ
ン１０ｄ が接続されている。
【００３９】ワードライン４ａ， ４ｂ， ４ｃ， ４
ｄ， ４ｅは ＡＮＤ回路１３を構成する５入力の Ａ
ＮＤゲート１３ａ， １３ｂ， １３ｃ， １３ｄ，
１３ｅ それぞれの出力が与えられており、 ＡＮＤゲ
ート１３ａ の入力はＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄ及びビットイネーブル信号ライン
７、 ＡＮＤゲート１３ｂ の入力はＮＡＮＤゲート１
５ａ， １４ｂ， １４ｃ， １４ｄ及びビットイネー
ブル信号ライン７、 ＡＮＤゲート１３ｃ の入力はＮ
ＡＮＤゲート１４ａ， １５ｂ， １４ｃ， １４ｄ及
びビットイネーブル信号ライン７、 ＡＮＤゲート１３
ｄ の入力はＮＡＮＤゲート１４ａ， １５ｂ， １５
ｃ， １５ｄ及びビットイネーブル信号ライン７、 Ａ
ＮＤゲート１３ｅ の入力はＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄ及びビットイネーブル信号
ライン７となっている。
ｄ， ４ｅは ＡＮＤ回路１３を構成する５入力の Ａ
ＮＤゲート１３ａ， １３ｂ， １３ｃ， １３ｄ，
１３ｅ それぞれの出力が与えられており、 ＡＮＤゲ
ート１３ａ の入力はＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄ及びビットイネーブル信号ライン
７、 ＡＮＤゲート１３ｂ の入力はＮＡＮＤゲート１
５ａ， １４ｂ， １４ｃ， １４ｄ及びビットイネー
ブル信号ライン７、 ＡＮＤゲート１３ｃ の入力はＮ
ＡＮＤゲート１４ａ， １５ｂ， １４ｃ， １４ｄ及
びビットイネーブル信号ライン７、 ＡＮＤゲート１３
ｄ の入力はＮＡＮＤゲート１４ａ， １５ｂ， １５
ｃ， １５ｄ及びビットイネーブル信号ライン７、 Ａ
ＮＤゲート１３ｅ の入力はＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄ及びビットイネーブル信号
ライン７となっている。
【００４０】以上のような構成の本発明の記憶装置の動
作について以下に説明する。なお、本発明の記憶装置の
動作状態は、電源投入時等における初期状態， 読出し
（リード）， 書込み （ライト）， プリセット
状態及び定常状態がある。
作について以下に説明する。なお、本発明の記憶装置の
動作状態は、電源投入時等における初期状態， 読出し
（リード）， 書込み （ライト）， プリセット
状態及び定常状態がある。
【００４１】図３は本発明の記憶装置のプリセット状態
における動作状態を示すタイミングチャートである。
における動作状態を示すタイミングチャートである。
【００４２】まず、図３（ａ） に示されているように
、プリチャージ信号ライン８に”Ｈ”が、図３（ｃ）
に示されているように、ビットイネーブル信号ライン７
に”Ｈ”がそれぞれ外部から入力され、更に図３（ｄ）
に示されているように、プリセット信号ライン１０ａ
にはプリセット命令信号のアクティブレベルである”
Ｌ”が入力される。プリセット信号ライン１０ａ に与
えられた”Ｌ”の信号はＯＲ回路１０ｃ からＲＡＭＥ
ＲＳ信号ライン１０ｄ に与えられる。
、プリチャージ信号ライン８に”Ｈ”が、図３（ｃ）
に示されているように、ビットイネーブル信号ライン７
に”Ｈ”がそれぞれ外部から入力され、更に図３（ｄ）
に示されているように、プリセット信号ライン１０ａ
にはプリセット命令信号のアクティブレベルである”
Ｌ”が入力される。プリセット信号ライン１０ａ に与
えられた”Ｌ”の信号はＯＲ回路１０ｃ からＲＡＭＥ
ＲＳ信号ライン１０ｄ に与えられる。
【００４３】ＲＡＭＥＲＳ信号ライン１０ｄ に”Ｌ”
が与えられることにより、アドレスデコーダ５中の第１
ＮＡＮＤ回路１４の各ＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄの出力が全て”Ｈ”になり、同時
に第２ＮＡＮＤ回路１５の各ＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄの出力も全て”Ｈ”になる
。従って、両ＮＡＮＤ回路１４， １５の出力を入力と
する ＡＮＤ回路１３の各ＡＮＤゲート１３ａ， １３
ｂ， １３ｃ， １３ｄ， １３ｅ の出力信号が与え
られている各ワードライン４ａ，４ｂ， ４ｃ， ４ｄ
， ４ｅの信号レベルも、図３（ｅ） に示されている
ように、”Ｈ”になる。これにより、全てのスイッチン
グトランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ
が導通状態になり、全ての記憶素子１ａ， １ｂ， １
ｃ， １ｄ， １ｅがビットライン３ａ及び反転ビット
ライン＃３ａ と接続状態になる。
が与えられることにより、アドレスデコーダ５中の第１
ＮＡＮＤ回路１４の各ＮＡＮＤゲート１４ａ， １４ｂ
， １４ｃ， １４ｄの出力が全て”Ｈ”になり、同時
に第２ＮＡＮＤ回路１５の各ＮＡＮＤゲート１５ａ，
１５ｂ， １５ｃ， １５ｄの出力も全て”Ｈ”になる
。従って、両ＮＡＮＤ回路１４， １５の出力を入力と
する ＡＮＤ回路１３の各ＡＮＤゲート１３ａ， １３
ｂ， １３ｃ， １３ｄ， １３ｅ の出力信号が与え
られている各ワードライン４ａ，４ｂ， ４ｃ， ４ｄ
， ４ｅの信号レベルも、図３（ｅ） に示されている
ように、”Ｈ”になる。これにより、全てのスイッチン
グトランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ
が導通状態になり、全ての記憶素子１ａ， １ｂ， １
ｃ， １ｄ， １ｅがビットライン３ａ及び反転ビット
ライン＃３ａ と接続状態になる。
【００４４】また、プリセット信号ライン１０ａ の”
Ｌ”状態はＯＲ回路１０ｃ 及びＲＡＭＥＲＳ信号ライ
ン１０ｄ を介してビットラインレベル固定用トランジ
スタ１１Ａ 及び反転ビットラインレベル固定用トラン
ジスタ１１ａ にも与えられてこれらを導通状態にする
ので、図３（ｆ） 及び（ｇ） に示されているように
、ビットライン３ａは”Ｌ”に、反転ビットライン＃３
ａ は”Ｈ”に固定される。従って、図３（ｈ） に示
されているように、全ての記憶素子１ａ， １ｂ， １
ｃ，１ｄ， １ｅに”Ｌ”のデータが書込まれる。
Ｌ”状態はＯＲ回路１０ｃ 及びＲＡＭＥＲＳ信号ライ
ン１０ｄ を介してビットラインレベル固定用トランジ
スタ１１Ａ 及び反転ビットラインレベル固定用トラン
ジスタ１１ａ にも与えられてこれらを導通状態にする
ので、図３（ｆ） 及び（ｇ） に示されているように
、ビットライン３ａは”Ｌ”に、反転ビットライン＃３
ａ は”Ｈ”に固定される。従って、図３（ｈ） に示
されているように、全ての記憶素子１ａ， １ｂ， １
ｃ，１ｄ， １ｅに”Ｌ”のデータが書込まれる。
【００４５】この後、プリセット信号ライン１０ａ が
”Ｌ”にされると、プリセット動作が終了する。
”Ｌ”にされると、プリセット動作が終了する。
【００４６】また電源投入時等の初期状態においては、
リセット信号ライン１０ｂ にリセット信号のアクティ
ブレベルである”Ｌ”が与えられると、このリセット信
号ライン１０ｂ に与えられた”Ｌ”の信号がＯＲ回路
１０ｃ を介してＲＡＭＥＲＳ信号ライン１０ｄ に出
力されるので、上述のプリセット状態における動作と同
様の動作が行われる。
リセット信号ライン１０ｂ にリセット信号のアクティ
ブレベルである”Ｌ”が与えられると、このリセット信
号ライン１０ｂ に与えられた”Ｌ”の信号がＯＲ回路
１０ｃ を介してＲＡＭＥＲＳ信号ライン１０ｄ に出
力されるので、上述のプリセット状態における動作と同
様の動作が行われる。
【００４７】読出し及び書込み状態における動作は、プ
リセット信号ライン１０ａ 及びリセット信号ライン１
０ｂ がいずれも”Ｈ”であり、従ってＲＡＭＥＲＳ信
号ライン１０ｄ も”Ｈ”に固定されるため、ビットラ
インレベル固定用トランジスタ１１Ａ 及び反転ビット
ラインレベル固定用トランジスタ１１ａ が非導通状態
になる。また、アドレスデコーダ５中の第１ＮＡＮＤ回
路１４の各ＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄと第２ＮＡＮＤ回路１５の各ＮＡＮＤゲート
１５ａ， １５ｂ， １５ｃ， １５ｄとは全てインバ
ータとして機能するので、プリセット状態時に動作する
部分が動作しない状態となり、従来例同様に動作するこ
とになる。
リセット信号ライン１０ａ 及びリセット信号ライン１
０ｂ がいずれも”Ｈ”であり、従ってＲＡＭＥＲＳ信
号ライン１０ｄ も”Ｈ”に固定されるため、ビットラ
インレベル固定用トランジスタ１１Ａ 及び反転ビット
ラインレベル固定用トランジスタ１１ａ が非導通状態
になる。また、アドレスデコーダ５中の第１ＮＡＮＤ回
路１４の各ＮＡＮＤゲート１４ａ， １４ｂ， １４ｃ
， １４ｄと第２ＮＡＮＤ回路１５の各ＮＡＮＤゲート
１５ａ， １５ｂ， １５ｃ， １５ｄとは全てインバ
ータとして機能するので、プリセット状態時に動作する
部分が動作しない状態となり、従来例同様に動作するこ
とになる。
【００４８】なお、以上の説明ではビットライン３ａと
反転ビットライン＃３ａ との間、即ちビットライン対
３Ａに接続されているメモリセルＭａ， Ｍｂ， Ｍｃ
， Ｍｄ， Ｍｅにて構成される記憶ブロックについて
説明したが、他の各ビットライン対３Ｂ， ３Ｃに接続
されている記憶ブロックについても同様の動作が行われ
る。
反転ビットライン＃３ａ との間、即ちビットライン対
３Ａに接続されているメモリセルＭａ， Ｍｂ， Ｍｃ
， Ｍｄ， Ｍｅにて構成される記憶ブロックについて
説明したが、他の各ビットライン対３Ｂ， ３Ｃに接続
されている記憶ブロックについても同様の動作が行われ
る。
【００４９】以上のように本発明の記憶装置では、プリ
セット信号ライン１０ａ またはリセット信号ライン１
０ｂ を”Ｌ”とすることにより各ビットライン３ａ及
び反転ビットライン＃３ａ の状態をプリセット状態に
固定すると共に、全てのワードライン４ａ， ４ｂ，
４ｃ， ４ｄ， ４ｅを”Ｈ”として各記憶素子１ａ，
１ｂ， １ｃ， １ｄ， １ｅとビットライン３ａ及
び反転ビットライン＃３ａ との間が導通状態になるよ
うにしているので、１回のプリセット命令信号のプリセ
ット信号ライン１０ａ への入力により各記憶素子１ａ
， １ｂ， １ｃ， １ｄ， １ｅの記憶データを一斉
にプリセットすることが可能になる。従って、プリセッ
ト時の制御動作を大幅に簡素化することが出来ると共に
、より高速動作を要求される近年のデータ処理装置，表
示制御装置等への適用が容易になる。
セット信号ライン１０ａ またはリセット信号ライン１
０ｂ を”Ｌ”とすることにより各ビットライン３ａ及
び反転ビットライン＃３ａ の状態をプリセット状態に
固定すると共に、全てのワードライン４ａ， ４ｂ，
４ｃ， ４ｄ， ４ｅを”Ｈ”として各記憶素子１ａ，
１ｂ， １ｃ， １ｄ， １ｅとビットライン３ａ及
び反転ビットライン＃３ａ との間が導通状態になるよ
うにしているので、１回のプリセット命令信号のプリセ
ット信号ライン１０ａ への入力により各記憶素子１ａ
， １ｂ， １ｃ， １ｄ， １ｅの記憶データを一斉
にプリセットすることが可能になる。従って、プリセッ
ト時の制御動作を大幅に簡素化することが出来ると共に
、より高速動作を要求される近年のデータ処理装置，表
示制御装置等への適用が容易になる。
【００５０】なお、上記実施例では、プリセット時に各
記憶素子１ａ， １ｂ， １ｃ， １ｄ， １ｅにセッ
トされるデータを”Ｌ”とすべく、ビットライン３ａを
”Ｌ”に、反転ビットライン＃３ａ を”Ｈ”にしてい
るが、逆に各記憶素子１ａ， １ｂ， １ｃ， １ｄ，
１ｅにセットされるデータが”Ｈ”とすべく、ビット
ライン３ａを”Ｈ”に、反転ビットライン＃３ａを”Ｌ
”になるようにビットラインレベル固定用トランジスタ
１１Ａ及び反転ビットラインレベル固定用トランジスタ
１１ａ の配置を構成してもよいことは言うまでもない
。
記憶素子１ａ， １ｂ， １ｃ， １ｄ， １ｅにセッ
トされるデータを”Ｌ”とすべく、ビットライン３ａを
”Ｌ”に、反転ビットライン＃３ａ を”Ｈ”にしてい
るが、逆に各記憶素子１ａ， １ｂ， １ｃ， １ｄ，
１ｅにセットされるデータが”Ｈ”とすべく、ビット
ライン３ａを”Ｈ”に、反転ビットライン＃３ａを”Ｌ
”になるようにビットラインレベル固定用トランジスタ
１１Ａ及び反転ビットラインレベル固定用トランジスタ
１１ａ の配置を構成してもよいことは言うまでもない
。
【００５１】更に、上記実施例において使用されている
ビットラインレベル固定用トランジスタ１１ａ， 反
転ビットラインレベル固定用トランジスタ１１Ａ，プリ
チャージトランジスタ９Ａ， ９ａ及び各スイッチング
トランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅは
スイッチング機能を有している他の素子に置換すること
が可能である。
ビットラインレベル固定用トランジスタ１１ａ， 反
転ビットラインレベル固定用トランジスタ１１Ａ，プリ
チャージトランジスタ９Ａ， ９ａ及び各スイッチング
トランジスタ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅは
スイッチング機能を有している他の素子に置換すること
が可能である。
【００５２】
【発明の効果】以上に詳述した如く本発明の記憶装置に
よれば、リセット信号とプリセット信号とのＯＲ論理を
得るＯＲ回路を備え、このＯＲ回路の出力信号として得
られるプリセット信号とリセット信号とのＯＲ信号であ
るＲＡＭＥＲＳ信号によりリセット時にはプリセット時
と同様にビットライン対をプリセット時の論理状態に固
定すると共に、各記憶素子と各ビットラインとの間を導
通させるワードライン制御手段を設け、ＯＲ回路の出力
をワードライン制御手段に与えるように構成しているの
で、１回のリセット信号命令またはプリセット命令信号
により各記憶素子の記憶データを一斉に所定の論理値に
リセットまたはプリセットすることが可能になり、リセ
ット時の動作をプリセット時と同様に大幅に簡素化する
ことが出来、またより高速な動作を要求されるデータ処
理装置，表示制御装置等の種々の装置に適用して高速動
作を行わせることが可能になる。
よれば、リセット信号とプリセット信号とのＯＲ論理を
得るＯＲ回路を備え、このＯＲ回路の出力信号として得
られるプリセット信号とリセット信号とのＯＲ信号であ
るＲＡＭＥＲＳ信号によりリセット時にはプリセット時
と同様にビットライン対をプリセット時の論理状態に固
定すると共に、各記憶素子と各ビットラインとの間を導
通させるワードライン制御手段を設け、ＯＲ回路の出力
をワードライン制御手段に与えるように構成しているの
で、１回のリセット信号命令またはプリセット命令信号
により各記憶素子の記憶データを一斉に所定の論理値に
リセットまたはプリセットすることが可能になり、リセ
ット時の動作をプリセット時と同様に大幅に簡素化する
ことが出来、またより高速な動作を要求されるデータ処
理装置，表示制御装置等の種々の装置に適用して高速動
作を行わせることが可能になる。
【００５３】また、各記憶素子と各ビットラインとの間
を導通させる手段としてワードライン全てを”Ｈ”状態
とするために従来例で示したようなアドレスデコーダと
、そのアドレスデコーダの出力を一方の入力とし、プリ
セット信号ラインを他方の入力とし、ワードラインを出
力とするＯＲ回路で構成することも可能ではあるが、本
発明に示されている回路構成の方が簡単であり、ＩＣ化
に際してもチップサイズをより小さくすることが可能で
ある。
を導通させる手段としてワードライン全てを”Ｈ”状態
とするために従来例で示したようなアドレスデコーダと
、そのアドレスデコーダの出力を一方の入力とし、プリ
セット信号ラインを他方の入力とし、ワードラインを出
力とするＯＲ回路で構成することも可能ではあるが、本
発明に示されている回路構成の方が簡単であり、ＩＣ化
に際してもチップサイズをより小さくすることが可能で
ある。
【図１】本発明に係る記憶装置の一実施例の構成を示す
回路図である。
回路図である。
【図２】本発明の記憶装置のアドレスデコーダの構成例
を示す回路図である。
を示す回路図である。
【図３】本発明の記憶装置のプリセット状態における動
作状態を示すタイミングチャートである。
作状態を示すタイミングチャートである。
【図４】従来の記憶装置の一例としての本願出願人が先
に出願している特開平２−１２８３９６号の発明の構成
を示す回路図である。
に出願している特開平２−１２８３９６号の発明の構成
を示す回路図である。
【図５】従来の記憶装置のアドレスデコーダの構成例を
示す回路図である。
示す回路図である。
【図６】本発明及び従来の記憶装置の定常状態における
動作状態を示すタイミングチャートである。
動作状態を示すタイミングチャートである。
【図７】本発明及び従来の記憶装置の書込み状態におけ
る動作状態を示すタイミングチャートである。
る動作状態を示すタイミングチャートである。
【図８】本発明及び従来の記憶装置の読出し状態におけ
る動作状態を示すタイミングチャートである。
る動作状態を示すタイミングチャートである。
１ａ， １ｂ， １ｃ， １ｄ， １ｅ 記憶素
子２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ スイ
ッチングトランジスタ３Ａ， ３Ｂ， ３Ｃ ビ
ットライン対３ａ ビットライン ＃３ａ 反転ビットライン ４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅ ワード
ライン５ アドレスデコーダ ６ アドレスバス １０ａ プリセット信号ライン １０ｂ リセット信号ライン １０ｃ ＯＲ回路 １１Ａ ビットラインレベル固定用トランジスタ１
１ａ 反転ビットラインレベル固定用トランジスタ
１３ ＡＮＤ回路 １４ 第１ＮＡＮＤ回路 １５ 第２ＮＡＮＤ回路
子２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ スイ
ッチングトランジスタ３Ａ， ３Ｂ， ３Ｃ ビ
ットライン対３ａ ビットライン ＃３ａ 反転ビットライン ４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅ ワード
ライン５ アドレスデコーダ ６ アドレスバス １０ａ プリセット信号ライン １０ｂ リセット信号ライン １０ｃ ＯＲ回路 １１Ａ ビットラインレベル固定用トランジスタ１
１ａ 反転ビットラインレベル固定用トランジスタ
１３ ＡＮＤ回路 １４ 第１ＮＡＮＤ回路 １５ 第２ＮＡＮＤ回路
Claims (1)
- 【請求項１】 反転ビットライン及び非反転ビットラ
インからなる複数のビットライン対と、これらのビット
ライン対それぞれにおいて両ビットラインとの間をそれ
ぞれススイッチング素子で接続された複数の記憶素子と
、前記各スイッチング素子に接続されたワードラインと
、入力されるアドレス信号に対応して選択的に前記各ワ
ードラインへの信号出力をするか否かにより前記各スイ
ッチング素子をオン／オフ制御するアドレスデコーダと
、プリセット信号が与えられた場合に、前記各ビットラ
イン対を所定の論理状態に固定するビットラインレベル
固定手段と、プリセット信号が与えられた場合に、前記
各スイッチング素子をオン状態とすることにより前記各
記憶素子に所定の論理値を設定すべく前記各ワードライ
ンへの信号出力を制御するワードライン制御手段とを備
えた記憶装置において、装置全体をリセットするリセッ
ト信号が与えられた場合に、前記ビットラインレベル固
定手段と前記ワードライン制御手段とが前記プリセット
信号が与えられた場合と同様の動作をすべくなしてある
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147067A JPH04370598A (ja) | 1991-06-19 | 1991-06-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147067A JPH04370598A (ja) | 1991-06-19 | 1991-06-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370598A true JPH04370598A (ja) | 1992-12-22 |
Family
ID=15421737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147067A Pending JPH04370598A (ja) | 1991-06-19 | 1991-06-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370598A (ja) |
-
1991
- 1991-06-19 JP JP3147067A patent/JPH04370598A/ja active Pending
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