JPH0670778B2 - メモリ・システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、メモリ・システムに関し、より詳細にいえ
ば、データ処理システムに使用するための、短いサイク
ル時間を持つキヤツシユ・メモリに関する。

B.従来の技術 コンピュータ・システムのデータ処理速度は、中央処理
装置（CPU）の設計及び製造の技術革新によって益々高
速化している。処理速度が高くなると、処理されるデー
タの量も増加する。従って、データは、コンピュータ・
システム内の大容量で、より複雑なメモリ・システムに
記憶される必要がある。メモリが大型化するにつれて、
データがメモリからCPUへ高速度で転送される必要があ
る。しかしながら、メモリが大容量になると、速度は遅
くならざるを得ず、従って、CPUが動作することができ
る速度に限界が生じる。この問題を軽減するための代表
的な方法は、階層的なメモリ・システムを使用すること
である。このタイプのメモリ・システムにおいては、高
速な小容量メモリと、低速な大容量メモリの組合せが用
いられる。

小容量のメモリは通常キヤツシユ・メモリと呼ばれる
が、キヤツシユ・メモリは、高速度でCPUへデータを転
送すると共に、大容量メモリへ、または大容量メモリか
らデータの転送を行なう。大容量メモリは、キヤツシユ
・メモリに記憶されるデータを保持する。通常、CPUは
キヤツシユ・メモリの同じデータを何度も求めるから、
大容量メモリはキヤツシユ・メモリほど高速度に動作す
る必要はない。

キヤツシユ・メモリは、高速度でCPUへデータを転送す
ると共に、大容量メモリとの間でデータの転送を行なう
ため、１アクセス・サイクルの期間に書込み及び読取り
の２動作を行なうように設計されている。つまり、CPU
が特定のメモリ・アドレスを１度だけキヤツシユ・メモ
リに送ると、CPUは、キヤツシユ・メモリに２度目のア
ドレスを送ることなく、そのロケーションへの書込み及
び同じロケーションからの読取りの両方を行なうことが
できる。

このように１アクセス・サイクルの期間に同じメモリ・
アドレスで書込み及び読取りの２動作を行うことは、ラ
イト・スルー・リード（Write＊Through＊Read−WTR）
動作として知られているが、WTR動作は、同じアドレス
に対して行なわれる書込み動作と、これに続く読取り動
作との直列の組合せ動作であり、書込みと読取りは別々
のクロツクで行なわれるため、WTR動作は時間がかか
り、キヤツシユ・メモリの最低の動作速度はWTR動作に
よって決まる。もしWTR動作に要する時間を短縮できる
ならば、与えられた時間に処理できる命令の数を増や
し、コンピュータ・システムの処理効率を高めることが
できる。

この問題を解決する方法としては、WTR動作の場合に、
一旦メモリ・セルにデータを書込み、続いて同じメモリ
・セルを読取るのではなく、メモリ・セルにデータを書
込むと同時に、この同じ書込みデータを直接にデータ出
力回路へ転送（バイパス）する方法が考えられる。書込
みデータを直接出力回路へ送ることによって、等価的に
WTR動作を達成することができる。

この場合、WTR動作において書込み入力データをデータ
出力回路へ直接転送する時はメモリをデータ出力回路か
ら切り離し、WTR動作の終了後メモリをデータ出力回路
へ結合する必要がある。この結合／切り離しの手段とし
ては、通常動作時にオンで、WTR動作時にオフになるMOS
FETよりなる転送ゲートを使用できるが、転送ゲートが
オフ状態からオン状態に復帰する時に転送ゲートの両端
に電位差が存在すると、転送ゲートが瞬時的に導通して
グリツチ、即ち電圧スパイクを生じ、これがノイズとし
てデータ出力回路に供給されて、誤読取りデータを与え
る可能性がある。これは、メモリの信頼性を低下させる
原因になり、好ましくない。

C.発明が解決しようとする課題 本発明の目的は、書込みデータを直接データ出力回路へ
転送することによってWTR動作に要する時間を短縮する
方式のメモリ・システムにおいて、上記のグリツチ発生
の問題を解決することである。

D.課題を解決するための手段 本発明のメモリ・システムは、WTR動作時に書込みデー
タを直接にデータ出力回路へ転送するためのバイパス回
路、及び一端がメモリに、他端がデータ出力回路に接続
され、通常動作時にオン、WTR動作時にオフになる転送
ゲートを有する。バイパス回路は、WTR動作後も転送ゲ
ートの上記他端に書込みデータの電位を保持する。もし
転送ゲートの上記一端にも同じ書込みデータの電位が与
えられれば、転送ゲートが再びオンになる時にグリツチ
即ち電圧スパイクが生じることはない。これを保証する
ために、本発明では、WTR動作時に、選択されたアドレ
スのメモリ・セルに書込みを行なうと同時に、同じメモ
リ・セルを読取り、転送ゲートの上記一端に同じ書込み
データの電位を与える。WTR動作では、バイパス回路に
よる書込みデータの転送によって、読取りデータと等価
なデータが得られるから、読取りは本来不要であるが、
本発明では、転送ゲートの両端に同じ電位を与えるため
に読取りを行なう。読取りは、書込みと同じクロツク期
間に同時に行なわれるから、上述した直列組合せ動作時
の時間の損失は生じない。

E.実施例 第１図は、本発明を適用できるコンピユータ・システム
を示している。CPU200は必要なキヤツシユ・メモリ・ア
ドレスを発生し、論理回路は Ｍは32であるように組織されている。第２図は、ビツト
Ｏのベース・セルに対する読取り及び書込みアクセス回
路を示しており、これは、キヤツシユ・メモリ中のＭビ
ツトの各々に対して同様に繰り返される。キヤツシユ・
メモリ300中の選択されたセル310に書込むためには、特
定のワードに対する書込み選択ライン（WS）を付勢しな
ければならない。

第３図は、キヤツシユ・メモリ300のベース・セル310を
示している。ベース・セル310は、メモリ・セル312と、
N/P転送ゲートと、４デバイス・スタツク316とを有す
る。メモリ・セル312は普通の交差結合インバータによ
って構成されたメモリ・セルである。N/P転送ゲート
は、夫々のソース及びドレイン同士を接続したＮ型電界
効果トランジスタ（NMOS）及びＰ型電界効果トランジス
タ（PMOS）の並列接続である。PMOSトランジスタのゲー
ト信号はNMOSトランジスタのゲートに印加される信号の
反転信号（補数信号）である。このタイプの転送ゲート
は、トランジスタのソースからドレインへの転送速度
が、通常のNMOS、またはPMOSの単一トランジスタの転送
ゲートの持つ遅延よりも小さな遅延を有し（従って、動
作速度が速く）、また、論理回路のフル・レベル、例え
ば、GND（接地電位）及びVDD（供給電位）を与える。転
送ゲートに対するゲート信号は、ライン322上の読取り
選択信号RSと、その補数信号RS′である。ワードＯに対
する読取り選択信号はRSO及びRSO′、ワード１に対する
読取り選択信号はRS1及びRS1′であり、以下同様であ
る。読取選択信号の両方の位相は読取りビツトを選択す
る時に必要である。転送ゲートはメモリ・セルの出力に
接続されており、記憶されたデータを読取るには、適当
な読取り選択ラインを付勢すればよい。

４デバイス・スタツク316はメモリ・セルに書込み能力
を与える。それは、直列に接続された２個のNMOSデバイ
スと、直列に接続された２個のPMOSデバイスとを直列に
接続したものである。このデバイス・スタツクは高電位
（通常、キヤツシユ・メモリの供給電位VDD）と、低電
位（通常、チツプの接地電位GND）との間に接続され
る。低電位側のNOMSデバイスのゲートはワード選択信号
WS（ワードＯに対してはライン320上の信号WSO、以下同
様に、ワード１、２などに対してはWS1、WS2など）に接
続されている。WSO′はWSOの補数信号であり、高電位側
のPMOSのゲート信号として用いられる。中間のPMOS及び
NMOSゲートは夫々データ入力ライン325に接続されてい
る。４デバイス・スタツク316の出力は中間のPMOS及びN
MOSデバイスの間のソース／ドレイン接続点から取り出
される。WSO 320が選択された時、ゲート・スタツク
は、データ入力ライン325上の信号をメモリ・セルに転
送する。

第４図はRSO、RS1などの読取り選択信号がどのように発
生されるかを示している。CPU200はエンコードされた読
取りアドレスを発生し、このアドレスは、ライン340上
の第１クロツク信号C1で動作する論理回路L1 330中に記
憶される。論理回路L1 330は、第１クロツク信号C1の期
間に、エンコードされたアドレスを受取り、ラツチし、
そして、読取りアドレス・デコーダ335に送る。第１位
相クロツクC1及び第２位相クロツクC2は相補関係にあ
る。読取りアドレス・デコーダ335はエンコードされた
アドレスをデコードし、そして、デコードされたアドレ
スを読取りアドレス・ラツチRAL337へ送る。アドレス・
ラツチRAL337は、ライン342上の第２位相クロツクC2が
状態を変化した時に、クロツクC2によって駆動され、デ
ータはラツチ337中に保持される。第１位相クロツク信
号C1が終了する前に（これは、第２位相クロツク信号C2
の状態が変化する前でもある）、デコードされたアドレ
スは、ラツチRAL337に送られる。

読取りアドレス・デコーダの出力は、第２位相クロツク
C2の状態が変化した時にRAL337にラツチされ、ラツチRA
L337は第２位相クロツクC2の期間に読取り選択信号RSを
与える。読取選択信号は補数化され、真数信号及び補数
信号は第２図のようにキヤツシユ・メモリに送られる。

書込み選択信号WSは、第５図に示されるように、読取り
選択信号と同様に発生される。ラツチL1 430は、第１位
相クロツク信号C1で、エンコードされた書込みアドレス
をラツチし、これを書込みアドレス・デコーダ345に送
り、アドレス・デコーダ345はエンコードされたアドレ
スをデコードする。デコードされたアドレスはP/N転送
ゲートによってインバータ・バツフアにゲートされる。
転送ゲートの一方のゲート入力は、書込み付勢信号（W
e）352と、ライン342上の第２位相クロツク信号C2との
アンド組合せであり、他方のゲート入力はその補数信号
である。インバータ・バツフアの出力WS及びその補数信
号WS′は、キヤツシユ・メモリに送られる書込み選択信
号である。この転送ゲートは、決められたC2の期間に有
効なアドレス・データを与えるという点では、RAL337と
同様である。

第６図はバイパス回路を含む本発明のメモリ回路を示し
ている。バイパス回路として働く４デバイス・スタツク
355は、キヤツシユ・メモリの各ビツトに対するデータ
入力ライン325に接続されている（図には、ビツトＯに
対する回路しか示されていない）。４デバイス・スタツ
ク355の出力はキヤツシユ・メモリの出力バツフア350に
接続されている。対応するビツトのすべてのセルのN/P
転送ゲート（第３図）の出力はN/P転送ゲート365（第６
図）の入力に接続されている。このN/P転送ゲート365の
出力はキヤツシユ・メモリの出力バツフア350に接続さ
れている。

ビツトＯの４デバイス・スタツク355とN/P転送ゲート36
5の両方へのゲート入力は、ライン359上のXO及びその補
数信号XO′である。信号XOは、第２位相クロツク信号C2
と、書込み付勢信号Weと、WTR信号（図示せず）とのア
ンド組合せによって発生され、信号XO′はその補数信号
である。他のビツトに対しても同様に、Xn及びXn′が発
生される。WTR信号は、エンコードされた読取りアドレ
スが特定のワードに対するエンコードされた書込みアド
レスと等しいことを表示する論理信号である。この信号
は、エンコードされた読取りアドレスと書込みアドレス
とを比較する排他的オア回路のような論理比較機能によ
り発生される。読取りアドレス及び書込みアドレスの両
方がラツチL1中に記憶されているので、Xn信号359は第
２位相クロツク信号C2の前に発生され、そして第２位相
クロツク信号C2の期間の間、有効に保たれる。

１つのサイクル期間に同じアドレスに書込みをし且つ読
取ることは、ライト・スルー・リード（WTR）動作を表
わす。通常動作では、Xn359が低レベルであり、４デバ
イス・スタツク355の上部のPMOSデバイス及び下部のNMO
Sデバイスはオフである。また、N/P転送ゲート365はオ
ンのままである。この場合、システムはバイパス回路の
干渉を受けることなく、書込み及び読取りを行なう。し
かしながら、WTR動作では、Xnが高レベルであり、４デ
バイス・スタツクの上部PMOSデバイス及び下部NMOSデバ
イスはオンに転じ、他方、N/P転送ゲート365はオフにな
り、キヤツシユ・メモリ・アレイを出力バツフア350か
ら切り離す。従って、４デバイス・スタツク355はWTR動
作時に、データ入力ライン325上の書込み入力データを
出力バツフア350にバイパスする。これは、機能的に
は、書込みデータを読取ったのと等価である。

従って、バイパス回路は、WTR動作の場合に、同じアド
レスに対する書込み動作及び読取り動作の直列的な組合
せを取り除く。しかしながら、本発明のメモリ回路は、
WTR動作の際に、読取りデコード動作を取り除かない、
即ち、読取りデコード動作を行なう。WTR動作では、デ
ータ入力ライン325の書込みデータが出力バツフアにバ
イパスされて読取り出力を与えると共に、この書込みデ
ータがアドレスされたメモリ・セルに書込まれるが、本
発明では、読取りデコード動作も行なわれるため、書込
まれたデータが読取られる。

読取りデータは書込みデータのバイパスによって与えら
れるため、読取りは、本来なら不必要な動作である。本
発明において、WTR動作時に読取りを行なう理由は、N/P
転送ゲート365がWTR動作後に再びオンになり、導通状態
に復帰する時に、「グリツチ」、即ち電圧スパイクが発
生されるのを防止するためである。WTR動作後に信号XO
が低レベルになると、上部PMOS及び下部NMOSの両方がオ
フになるため、４デバイス・スタツク355は出力バツフ
ア350に送られた書込みデータの電位を保持する。従っ
て、出力バツフア350側のN/P転送ゲート365の端子は、
書込みデータの電位に保持される。信号XOが低レベルに
なり、N/P転送ゲート365がオン状態に復帰する時に、も
しN/P転送ゲート365の両端に電位差があると、転送ゲー
トが瞬時的に導通して電圧スパイクを生じ、誤読取り動
作を引き起こす可能性がある。

本発明は、WTR動作時に書込みデータを読取ることによ
って、メモリ側のN/P転送ゲート365の端子に、同じ書込
みデータの電位を与え、N/P転送ゲート365の両端の電位
差をなくすことによって、この問題を解決するものであ
る。この時、書込み及び読取りの両方が行なわれるが、
書込み及び読取りは、第２位相クロツクC2の期間に同時
的に行なわれるため、直列動作時のような時間の損失は
生じない。

F.発明の効果 書込み入力データのバイパスによって読取り出力が与え
られるため、WTR動作に要する時間を減少でき、しか
も、WTR動作時に書込みだけでなく、読取りをも同時に
行なうことによって、転送ゲートの両端に等しい電位を
与え、転送ゲートがオン状態に復帰する時の電圧スパイ
クの発生を防止することができる。

【図面の簡単な説明】

第１図は本発明を適用するためのコンピュータ・システ
ムを示す図、 第２図はキヤツシユ・メモリの１ビツトのためのアクセ
ス・システムを示す図、 第３図はキヤツシユ・メモリのベース・セルを示す図、 第４図は読取りデコード回路を示す図、 第５図は書込みデコード回路を示す図、及び 第６図はバイパス回路を含む、本発明に従ったメモリ回
路を示す図である。 310……ベース・セル 312……メモリ・セル 325……データ入力ライン 330……ラツチ 335……読取りアドレス・デコーダ 337……読取りアドレス・ラツチ 345……書込みアドレス・デコーダ 350……出力バツフア 355……４デバイス・スタツク（バイパス回路） 365……N/P転送ゲート 430……ラツチ WSO……ワードＯのワード選択信号 RSO……ワードＯの読取り選択信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ入力手段に接続された書込み入力端
   子及びデータ出力手段に接続された読取り出力端子を有
   し、書込みアドレス及び読取りアドレスで各々指定され
   たセルにデータを書込み、それからデータを読取るよう
   に構成された複数のメモリ・セルを含むメモリ手段と、 上記書込みアドレス及び読取りアドレスをデコードし、
   上記メモリ手段の選択されたメモリ・セルをアクセスす
   るデコーダ手段と、 上記書込みアドレス及び読取りアドレスの一致に応答し
   てオン状態になる制御信号を発生するためのアドレス比
   較手段と、 上記データ入力手段及びデータ出力手段の間に上記メモ
   リ手段と並列に接続され、オン状態の上記制御信号に応
   答して閉路を形成して上記データ入力手段における書込
   みデータを直接に上記データ出力手段へ転送するための
   バイパス回路手段と、 一端が上記メモリ手段の上記読取り出力端子に、他端が
   上記データ出力手段に接続され、オフ状態の上記制御信
   号に応答して導通して上記メモリ手段の上記読取り出力
   端子を上記データ出力手段へ結合し、オン状態の上記制
   御信号に応答して非導通になって上記メモリ手段の上記
   読取り出力端子を上記データ出力手段から分離するため
   の転送ゲート手段とからなるメモリ・システムにおい
   て、 上記バイパス回路手段は、上記制御信号が終端した後
   も、上記直接に転送された書込みデータの電位を上記転
   送ゲート手段の上記他端に保持し、 上記デコーダ手段は、上記制御信号の発生時に上記メモ
   リ手段をアクセスして、上記直接に転送された書込みデ
   ータの書込み及び読取りを同時に行なって、上記転送ゲ
   ート手段の上記一端に上記直接に転送された書込みデー
   タの電位を与え、 上記制御信号の終端によって上記転送ゲート手段が導通
   状態に復帰する時に上記転送ゲート手段の上記一端及び
   他端に同電位が現れるように構成されていることを特徴
   とするメモリ・システム。