JPH04370963A - 半導体装置 - Google Patents

半導体装置

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JPH04370963A
JPH04370963A JP3148967A JP14896791A JPH04370963A JP H04370963 A JPH04370963 A JP H04370963A JP 3148967 A JP3148967 A JP 3148967A JP 14896791 A JP14896791 A JP 14896791A JP H04370963 A JPH04370963 A JP H04370963A
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Kazutami Arimoto
和民 有本
Hideto Hidaka
秀人 日高
Mikio Asakura
幹雄 朝倉
Masanori Hayashigoe
正紀 林越
Masaki Tsukide
正樹 築出
Shinji Kawai
河井　伸治
Tsukasa Oishi
司 大石
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    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に内部降圧回路を内蔵する半導体装置および内部電源線
の電位モニタ方法に関する。
【０００２】
【従来の技術】近年、信頼性を向上するためにトランジ
スタのゲート酸化膜に印加される電界を緩和すること、
消費電流を低減すること等を目的として、外部電源電圧
を所定の内部電源電圧に降圧して内部回路に供給する内
部降圧回路が開発されている。
【０００３】（１）　　第１の従来技術（図３５〜図３
９） 図３５は、内部降圧回路を内蔵した従来のＭＯＳ・ＤＲ
ＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ　　Ａｃｃｅｓｓ　
　Ｍｅｍｏｒｙ）を示すブロック図である。このＤＲＡ
Ｍは、ＳＳＤＭ８６講演番号Ｂ−６−４，“Ｏｎ−Ｃｈ
ｉｐ　　Ｓｕｐｐｌｙ　　Ｖｏｌｔａｇｅ　　Ｃｏｎｖ
ｅｒｓｉｏｎ　　Ｓｙｓｔｅｍ　　ａｎｄ　　ＩｔｓＡ
ｐｐｌｉｃａｔｉｏｎ　　ｔｏ　　ａ　　４Ｍｂ　　Ｄ
ＲＡＭ”に開示されている。
【０００４】図３５の半導体装置ＣＨは、内部降圧回路
１ａ，１ｂ、ＤＲＡＭ３、周辺回路４および出力バッフ
ァ５からなる。この半導体装置ＣＨは、外部電源電圧Ｖ
ｃｃを受ける電源端子Ｐ１および接地電位Ｖｓｓを受け
る接地端子Ｐ２を有している。内部降圧回路１ａは、外
部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、
それを周辺回路４に供給する。周辺回路４は、アドレス
バッファ、データ入力バッファ、制御回路等を含む。内
部降圧回路１ｂは、外部電源電圧Ｖｃｃを内部電源電圧
ＩＶｃｃ２に降圧し、それをＤＲＡＭ３に供給する。Ｄ
ＲＡＭ３は、メモリアレイＭＡおよびＣＭＯＳセンスア
ンプＳＡを含む。出力バッファ５は外部電源電圧Ｖｃｃ
により駆動される。
【０００５】メモリアレイＭＡは、複数のワード線、ワ
ード線に交差する複数のビット線、ビット線とワード線
との交点に設けられた複数のメモリセル、複数のワード
線のいずれかを選択するロウデコーダおよび複数のビッ
ト線のいずれかを選択するコラムデコーダを含む。また
、ＣＭＯＳセンスアンプは、複数のビット線に読出され
たデータを増幅する複数のセンスアンプを含む。
【０００６】内部降圧回路１ａは、制御信号φ１により
制御され内部降圧回路１ｂは制御信号φ２により制御さ
れる。
【０００７】図３６に、内部降圧回路１ａ，１ｂの構成
を示す。内部降圧回路は、基準電圧発生回路１０、差動
増幅回路２０およびドライバ回路３０を含む。基準電圧
発生回路１０は、外部電源電圧Ｖｃｃを受け、その外部
電源電圧Ｖｃｃにほとんど依存しない基準電圧ＶＲ１を
発生する。その基準電圧ＶＲ１は差動増幅回路２０に入
力され、差動増幅回路２０およびドライバ回路３０によ
り電源電圧Ｖｃｃの変動および負荷電流の変動に依存し
ない内部電源電圧ＩＶｃｃが発生され、周辺回路４また
はＤＲＡＭ３に供給される。外部電源電圧Ｖｃｃは例え
ば５Ｖであり、内部電源電圧ＩＶｃｃはたとえば４Ｖで
ある。
【０００８】図３７に、内部降圧回路の具体的な回路構
成が示される。基準電圧発生回路１０は、ＰチャネルＭ
ＯＳトランジスタＱ１１〜Ｑ１５を含む。トランジスタ
Ｑ１１〜Ｑ１３により外部電源電圧Ｖｃｃが分圧され、
その分圧された電圧がノードＮ１に現われる。外部電源
電圧Ｖｃｃが上昇すると、ノードＮ１の電圧も上昇し、
トランジスタＱ２４がオフする。これにより、ノードＮ
２の電圧の上昇が阻止される。逆に、外部電源電圧Ｖｃ
ｃが低下すると、ノードＮ１の電圧も低下し、トランジ
スタＱ２４がオンする。これにより、ノードＮ２の電圧
の低下が阻止される。このようにして、ノードＮ２から
は外部電源電圧Ｖｃｃの変動にほとんど依存しない基準
電圧ＶＲ１が発生される。
【０００９】差動増幅器２０は、ＰチャネルＭＯＳトラ
ンジスタＱ２１，Ｑ２２およびＮチャネルＭＯＳトラン
ジスタＱ２３，Ｑ２４からなるカレントミラー回路を含
む。ノードＮ３と電源端子Ｐ１との間には、サイズの大
きいＰチャネルＭＯＳトランジスタＱ２５およびサイズ
の小さいＰチャネルＭＯＳトランジスタＱ２６が接続さ
れている。これらのトランジスタＱ２５，Ｑ２６は、カ
レントミラー回路の消費電力を低減するために付加され
ている。
【００１０】ＤＲＡＭ３および周辺回路４が動作するア
クティブ期間中は、制御信号φｉ（ｉ＝１，２）が“Ｌ
”となり、トランジスタＱ２５がオンする。これにより
、カレントミラー回路の応答性が良くなる。ＤＲＡＭ３
および周辺回路４において少ない電流しか消費されない
スタンドバイ期間には、制御信号φｉが“Ｈ”となり、
トランジスタＱ２５がオフする。この場合、微小電流が
流れる小さいサイズのトランジスタＱ２６のみがオンし
ている。したがって、カレントミラー回路の感度が低下
するが、消費電力が抑制される。
【００１１】ドライバ回路３０は、ＰチャネルＭＯＳト
ランジスタＱ３５を含む。カレントミラー回路のトラン
ジスタＱ２２のゲートはノードＮ４に接続される。トラ
ンジスタＱ３５は電源端子Ｐ１とノードＮ４との間に接
続される。トランジスタＱ３５のゲートはカレントミラ
ー回路のノードＮ５に接続される。
【００１２】ノードＮ４から出力される内部電源電圧Ｉ
Ｖｃｃが基準電圧ＶＲ１よりも高くなれば、トランジス
タＱ２１に流れる電流の値がトランジスタＱ２２に流れ
る電流の値よりも大きくなる。それにより、ノードＮ５
の電位が上昇する。そのため、トランジスタＱ３５が浅
い導通状態または非導通状態となる。その結果、電源端
子Ｐ１からノードＮ４への電流の供給が停止または低減
され、内部電源電圧ＩＶｃｃが低下する。
【００１３】逆に、内部電源電圧ＩＶｃｃが基準電圧Ｖ
Ｒ１よりも低くなると、トランジスタＱ２１に流れる電
流の値がトランジスタＱ２２に流れる電流の値よりも小
さくなる。それにより、ノードＮ５の電位が低下する。 そのため、トランジスタＱ３５が導通状態となり、電源
端子Ｐ１からノードＮ４に十分な電流が供給される。そ
の結果、内部電源電圧ＩＶｃｃが上昇する。
【００１４】このようにして、外部電源電圧Ｖｃｃの変
動または負荷の変動に依存しない一定の内部電源電圧Ｉ
Ｖｃｃが得られる。
【００１５】図３８に、内部降圧回路の特性が示される
。内部電源電圧ＩＶｃｃは４Ｖに設定されている。外部
電源電圧Ｖｃｃが４Ｖ以下であると、内部電源電圧ＩＶ
ｃｃは外部電源電圧Ｖｃｃと等しくなるが、外部電源電
圧Ｖｃｃが４Ｖ以上になると、内部電源電圧ＩＶｃｃは
外部電源電圧Ｖｃｃの値に依存せず４Ｖで一定となる。
【００１６】図３９に、図３５の内部降圧回路１ａ，１
ｂの制御タイミングが示される。外部から与えられるロ
ウアドレスストローブ信号／ＲＡＳが“Ｈ”である期間
に対応する期間をスタンドバイ期間と呼び、ロウアドレ
スストローブ信号／ＲＡＳが“Ｌ”である期間に対応す
る期間をアクティブ期間と呼ぶ。アクティブ期間にＤＲ
ＡＭ３および周辺回路４が動作し、電流が消費される。
【００１７】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して制御信号φ１が“Ｌ”になる。それに
より、内部降圧回路１ａ内のトランジスタＱ２５（図３
７参照）がオンし、内部降圧回路１ａの電流供給能力が
上昇し、内部電源電圧ＩＶｃｃ１が一定に保たれる。
【００１８】その後、センスアンプ活性化信号ＳＥが“
Ｈ”に立上がる。それにより、ＤＲＡＭ３内のセンスア
ンプＳＡが活性化される。センスアンプ活性化信号ＳＥ
の立上がりに応答して、制御信号φ２が“Ｌ”になる。 それにより、内部降圧回路１ｂ内のトランジスタＱ２５
（図３７参照）がオンし、内部降圧回路１ｂの電流供給
能力が上昇し、内部電源電圧ＩＶｃｃ２が一定に保たれ
る。
【００１９】図３９において、ロウ系セット電流とは、
アドレス信号の入力からワード線の電位の立上がりまで
の間に各回路の活性化により生じる電流である。センス
アンプ系電流は、ＣＭＯＳセンスアンプＳＡの活性化に
より生じる電流である。コラム系電流は、ＣＭＯＳセン
スアンプＳＡの活性化後データの出力までの間に各回路
の活性化により生じる電流である。ロウ系リセット電流
は、ロウアドレスストローブ信号／ＲＡＳの立上がり時
に生ずる電流である。
【００２０】内部降圧回路１ａのための制御信号φ１は
アクティブ期間中“Ｌ”となっている。一方、内部降圧
回路１ｂのための制御信号φ２はＣＭＯＳセンスアンプ
ＳＡの活性から一定期間だけ“Ｌ”になっている。これ
は、ビット線の充放電時つまりセンスアンプの活性時に
のみセンスアンプ系電流が流れるからである。
【００２１】（２）　　第２の従来技術（図４０〜図４
２） 図４０は、レベルシフト回路を用いた従来の内部降圧回
路を示すブロック図である。レベルシフト回路９０は、
差動増幅回路２０の感度を上げるために、ドライバ回路
３０から出力される内部電源電圧ＩＶｃｃを４Ｖから２
．４Ｖにレベルシフトして差動増幅回路２０に与える。 この場合、基準電圧発生回路１０から発生される基準電
圧ＶＲ１も２．４Ｖに設定される。
【００２２】図４１に差動増幅回路２０、ドライバ回路
３０およびレベルシフト回路９０の詳細な構成が示され
る。差動増幅回路２０は、ＰチャネルＭＯＳトランジス
タＱ２７，Ｑ２８およびＮチャネルＭＯＳトランジスタ
Ｑ２９，Ｑ３０を含むカレントミラー回路からなる。Ｎ
チャネルＭＯＳトランジスタＱ３１のゲートには制御信
号φｉまたは電源電圧Ｖｃｃが与えられる。差動増幅回
路２０は、ノードＮ６の電圧を基準電圧ＶＲ１と比較し
、ドライバ回路３０のトランジスタＱ３５をオンオフさ
せる。トランジスタＱ２９，Ｑ３０の特性から、トラン
ジスタＱ２９，Ｑ３０に与えられる電圧レベルが低いほ
ど差動増幅回路２０の感度が高くなる。したがって、ノ
ードＮ４に供給される内部電源電圧ＩＶｃｃがレベルシ
フト回路９０により２．４Ｖに変換され、ノードＮ６に
与えられる。
【００２３】レベルシフト回路９０は、図４１に示され
るようにＰチャネルＭＯＳトランジスタＱ９０，Ｑ９１
からなる抵抗分割回路または図４２に示されるように抵
抗Ｒ１，Ｒ２からなる抵抗分割回路である。
【００２４】次に、図４１の回路の動作を説明する。内
部電源電圧ＩＶｃｃが４Ｖ以下になると、レベルシフト
回路９０の出力は２．４Ｖ以下となる。このとき、ノー
ドＮ６の電圧は基準電圧ＶＲ１よりも低いので、差動増
幅回路２０のノードＮ５の出力は“Ｌ”になる。その結
果、ドライバ回路３０のトランジスタＱ３５がオンし、
ノードＮ４に外部電源電圧Ｖｃｃが供給される。
【００２５】内部電源電圧ＩＶｃｃが４Ｖ以上になると
、レベルシフト回路９０の出力は２．４Ｖ以上になる。 そのため、ノードＮ６の電圧が基準電圧ＶＲ１よりも高
くなるので、差動増幅回路２０のノードＮ５の出力が“
Ｈ”になる。その結果、ドライバ回路３０のトランジス
タＱ３５がオフし、ノードＮ４には外部電源電圧Ｖｃｃ
が供給されなくなる。
【００２６】以上の動作を繰り返すことにより、外部電
源電圧Ｖｃｃが４Ｖ以下であると内部電源電圧ＩＶｃｃ
は外部電源電圧Ｖｃｃと等しくなり、外部電源電圧Ｖｃ
ｃが４Ｖ以上になると内部電源電圧ＩＶｃｃは４Ｖで一
定になる。なお、レベルシフト回路９０は抵抗分割回路
であるので、ドライバ回路３０のトランジスタＱ３５が
オンすると、電源端子Ｐ１から接地端子へ貫通電流が流
れる。
【００２７】（３）　　第３の従来技術（図４３〜図４
６） 図４３は、従来の内部降圧回路の他の例を示す回路図で
ある。この内部降圧回路を搭載したＭＯＳ・ＤＲＡＭは
、ＩＥＥＥ　　ＪＳＳＣＣ，Ｖｏｌ．２３，Ｎｏ．５，
ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８に開示さ
れている。
【００２８】電圧発生回路１０ａは基準電圧Ｖ１を発生
し、電圧発生回路１０ｂは基準電圧Ｖ２を発生する。基
準電圧発生回路１０ｃは基準電圧Ｖ１，Ｖ２を受け、基
準電圧ＶＬを発生する。基準電圧Ｖ１，Ｖ２，ＶＬは図
４５に示す特性を有する。
【００２９】差動増幅回路２０およびドライバ回路３０
は、図４１に示される差動増幅回路２０およびドライバ
回路３０と同様に、内部電源電圧ＩＶｃｃを基準電圧Ｖ
Ｌと比較し、フィードバックループにより一定の内部電
源電圧ＩＶｃｃを供給する。図４３において、Ｊ１，Ｊ
２は電流源を示している。
【００３０】図４４に、基準電圧発生回路１０ｃの構成
の一例が示される。基準電圧発生回路１０ｃは、２つの
カレントミラーアンプ１１，１２および出力ステージ１
３を含む。カレントミラーアンプ１１は、ＰチャネルＭ
ＯＳトランジスタＱ６１，Ｑ６２、ＮチャネルＭＯＳト
ランジスタＱ６３，Ｑ６４および電流源Ｊ３を含む。カ
レントミラーアンプ１２は、ＰチャネルＭＯＳトランジ
スタＱ６５，Ｑ６６、ＮチャネルＭＯＳトランジスタＱ
６７，Ｑ６８および電流源Ｊ４を含む。出力ステージ１
３は、ＰチャネルＭＯＳトランジスタＱ６９，Ｑ７０お
よび抵抗Ｒ３，Ｒ４を含む。
【００３１】カレントミラーアンプ１１は、出力ステー
ジ１３のノードＮ７の電圧を基準電圧Ｖ１と比較し、ト
ランジスタＱ６９を制御する。カレントミラーアンプ１
２は、出力ステージ１３のノードＮ７の電圧を基準電圧
Ｖ１と比較し、トランジスタＱ７０を制御する。出力ス
テージ１３のノードＮ８から基準電圧ＶＬが発生される
。
【００３２】図４６に、基準電圧ＶＬおよび内部電源電
圧ＩＶｃｃの外部電源電圧依存性を示す。外部電源電圧
Ｖｃｃが４Ｖになるまでは、内部電源電圧ＩＶｃｃは直
線的に増加し、外部電源電圧Ｖｃｃが４Ｖ〜７Ｖの範囲
では、内部電源電圧ＩＶｃｃは４Ｖで一定となり、外部
電源電圧Ｖｃｃが７Ｖ以上になると内部電源電圧ＩＶｃ
ｃは直線的に増加する。
【００３３】このような特性を有する内部降圧回路を内
蔵した半導体装置のバーンイン試験（電圧印加加速試験
）を行なう場合には、内部回路の回路素子に高電圧を印
加するために、内部電源電圧ＩＶｃｃが外部電源電圧Ｖ
ｃｃに従って直線的に変動する領域で高い外部電源電圧
を印加する必要がある。
【００３４】
【発明が解決しようとする課題】（１）　　図３５に示
されるＤＲＡＭ３、周辺回路４等の内部回路では、定常
的に消費される電流（直流的に消費される電流）が存在
する。このような電流により内部電源電圧が低下すると
、ドライバ回路３０のトランジスタＱ３５がオンする（
図３７参照）。それにより、内部電源電圧が、図４７に
示すように、４Ｖに戻る。このとき、差動増幅回路２０
において電源端子Ｐ１から接地端子Ｐ２へ貫通電流が流
れ、消費電流にピークが現われる。そのため、消費電流
が大きくなるという問題がある。
【００３５】また、図３７の内部降圧回路では、図３９
に示されるようにスタンドバイ期間にはトランジスタＱ
２５がオフし、トランジスタＱ２６のみにより電流供給
が行なわれる。このようにして、差動増幅回路２０の電
流供給能力が低くされ、消費電力が小さくされる。しか
しながら、消費電力をある程度までしか小さくできない
という問題がある。
【００３６】（２）　　図３５に示される周辺回路４で
は、アクティブ期間に電流を消費するので、図３９に示
されるように、アクティブ期間には制御信号φ１を“Ｌ
”にすることにより内部降圧回路１ａの差動増幅器２０
の電流供給能力を上げておく必要がある。そのため、ア
クティブ期間が長くなると、差動増幅器２０で消費され
る電力が増大する。
【００３７】また、図３５に示される内部降圧回路１ｂ
では、図３９に示すように、アクティブ期間内でセンス
アンプの活性化後一定期間だけ制御信号φ２が“Ｌ”と
なり、電流供給能力が上げられる。その後は、図３７に
示されるトランジスタＱ２６のみにより電流供給が行な
われる。この場合、上記のように、消費電力をある程度
までしか小さくできないという問題がある。
【００３８】（３）　　同じアクティブ期間内でもＤＲ
ＡＭ３と周辺回路４とでは電流消費が異なるので、内部
回路ごとに消費電力を低減する必要がある。
【００３９】（４）　　図３５に示される内部降圧回路
１ｂでは、図３９に示すように、アクティブ期間内でセ
ンスアンプの活性化後一定期間だけ電流供給能力が上げ
られる。しかしながら、リフレッシュサイクルにおける
電流消費は、ノーマルサイクルにおける電流消費とは異
なる。特に、リフレッシュサイクルの時間が長くなると
、内部降圧回路１ｂの動作電流が増大し、リフレッシュ
時に流れる電流が増加するという問題がある。
【００４０】（５）　　図４３の内部降圧回路を内蔵す
る半導体装置において、バーンイン試験を行なう場合に
は、内部回路に高電圧を印加するために、外部電源端子
に７Ｖ以上のかなり高い外部電源電圧を印加する必要が
ある。その場合、本来外部電源電圧Ｖｃｃにより直接駆
動される出力バッファ５のような内部回路にはそのまま
その高い外部電源電圧が印加される。それにより、その
内部回路の回路素子が破壊される危険性がある。
【００４１】（６）　　図４０〜図４２に示される内部
降圧回路では、上記のように、レベルシフト回路９０に
貫通電流が流れる。そのため、消費電力の増大を防止す
るためにレベルシフト回路９０に流れる電流を小さく設
定する必要がある。その結果、内部電源電圧ＩＶｃｃの
変動に対するレベルシフト回路９０の出力の応答が遅く
なる。
【００４２】また、内部電源電圧ＩＶｃｃの変動幅が抵
抗分割されるので、差動増幅回路２０の入力振幅が小さ
くなる。そのため、レベルシフト回路９０を有するにも
かかわらず、内部降圧回路の感度があまり良くならない
という問題がある。
【００４３】（７）　　内部降圧回路を有さない半導体
装置では、図４８に示すように、チップｃｈ上に１本の
電源線Ｌ１しか有さない。この電源線Ｌ１は、外部電源
電圧Ｖｃｃを受ける電源パッドｐＶｃｃに接続される。 したがって、電源線Ｌ１の電位を電源パッドｐＶｃｃか
らモニタすることができる。なお、ＣＩＲは回路領域を
示す。
【００４４】しかしながら、内部降圧回路を内蔵する半
導体装置では、チップ上に外部電源線および内部電源線
を有する。外部電源線は、電源パッドに接続されている
が、内部電源線はパッドには接続されていない。したが
って、内部電源線の電位をモニタするためには、直接内
部電源線にプロービングする必要がある。そのため、モ
ールドされた半導体装置では、内部電源線の電位をモニ
タすることができないという問題がある。
【００４５】この発明は、上記の（１）〜（７）の問題
点を解決するためになされたものであり、次の（１）〜
（７）の目的を有する。
【００４６】（１）　　この発明の目的は、内部回路に
安定に内部電源電圧を供給しつつ内部降圧回路の消費電
力を低減することである。
【００４７】（２）　　この発明の他の目的は、内部回
路のアクティブ期間が長くなった場合でも、内部降圧回
路の消費電力を十分に低減することである。
【００４８】（３）　　この発明のさらに他の目的は、
異なる動作を行なう複数の内部回路に内部電源電圧を供
給する場合に、消費電力を最小限にすることである。
【００４９】（４）　　この発明のさらに他の目的は、
内部電源電圧により駆動される記憶装置において、リフ
レッシュサイクルの期間が長くなった場合に、リフレッ
シュ電流の増加を阻止することである。
【００５０】（５）　　この発明のさらに他の目的は、
内部降圧回路を備えた半導体装置の加速試験を回路素子
を破壊することなく効率よく行なうことである。
【００５１】（６）　　この発明のさらに他の目的は、
内部降圧回路の感度を向上させることである。
【００５２】（７）　　この発明のさらに他の目的は、
内部電源線に直接プロービングすることなしにその電位
をモニタすることである。
【００５３】
【課題を解決するための手段】（１）　　第１の発明に
係る半導体装置は、外部電源電圧を所定の内部電源電圧
に降圧する内部降圧手段および内部電源電圧により駆動
される内部回路手段を備える。
【００５４】内部降圧手段は、第１の電圧供給手段、第
２の電圧供給手段および制御手段を含む。第１の電圧供
給手段は、第１導電チャネル型電界効果素子を含み、第
１の基準電圧に応答して第１導電チャネル型電界効果素
子をフィードバック制御することにより内部電源電圧を
内部回路手段に供給する。第２の電圧供給手段は、第２
の基準電圧に応答して内部電源電圧を出力して内部回路
手段に供給する第２導電チャネル型電界効果素子を含む
。制御手段は、第１の電圧供給手段の活性化および非活
性化を制御する。
【００５５】好ましくは、制御手段は、内部回路手段の
電流消費量に基づいて第１の電圧供給手段の活性化およ
び非活性化を制御する。
【００５６】内部回路手段は、アクティブ期間およびス
タンドバイ期間を有する動作を行ない、好ましくは、制
御手段は、アクティブ期間に第１の電圧供給手段を活性
化し、スタンドバイ期間に第１の電圧供給手段を非活性
化する。
【００５７】（２）　　第２の発明に係る半導体装置は
、外部電源電圧を所定の内部電源電圧に降圧する内部降
圧手段、内部電源電圧により駆動される内部回路手段、
および内部降圧手段を制御する制御手段を備える。内部
回路手段は、アクティブ期間およびスタンドバイ期間を
有する動作を行なう。
【００５８】内部降圧手段は、第１の電圧供給手段およ
び第２の電圧供給手段を含む。第１の電圧供給手段は、
第１導電チャネル型電界効果素子を含み、第１の基準電
圧に応答して第１導電チャネル型電界効果素子をフィー
ドバック制御することにより内部電源電圧を内部回路手
段に供給する。第２の電圧供給手段は、第２の基準電圧
に応答して内部電源電圧を出力して内部回路手段に供給
する第２導電チャネル型電界効果素子を含む。
【００５９】制御手段は、アクティブ期間に第１の電圧
供給手段を活性化しかつスタンドバイ期間に第１の電圧
供給手段を非活性化し、アクティブ期間内で内部回路手
段の動作が定常状態になっているときに第１の電圧供給
手段を非活性化する。
【００６０】（３）　　第３の発明に係る半導体装置は
、外部電源電圧を所定の内部電源電圧に降圧する複数の
内部降圧手段、複数の内部降圧手段にそれぞれ対応する
複数の内部回路手段、および複数の内部降圧手段を制御
する制御手段を備える。複数の内部回路手段の各々は、
対応する内部電源電圧により駆動され、アクティブ期間
およびスタンドバイ期間を有する動作を行なう。
【００６１】複数の内部降圧手段の各々は、第１の電圧
供給手段および第２の電圧供給手段を含む。第１の電圧
供給手段は、第１導電チャネル型電界効果素子を含み、
第１の基準電圧に応答して第１導電チャネル型電界効果
素子をフィードバック制御することにより内部電源電圧
を内部回路手段に供給する。第２の電圧供給手段は、第
２の基準電圧に応答して内部電源電圧を出力して内部回
路手段に供給する第２導電チャネル型電界効果素子を含
む。複数の内部回路手段は互いに異なる動作を行なう。
【００６２】制御手段は、アクティブ期間に各内部回路
手段の第１の電圧供給手段を活性化しかつスタンドバイ
期間に各内部回路手段の第１の電圧供給手段を非活性化
し、アクティブ期間内で各内部回路手段の動作が定常状
態になっているときに対応する第１の電圧供給手段を非
活性化する。
【００６３】（４）　　第４の発明に係る半導体装置は
、外部電源電圧を所定の内部電源電圧に降圧する内部降
圧手段、内部電源電圧により駆動されるダイナミック型
記憶手段、およびリフレッシュ動作期間において記憶手
段のリフレッシュに必要な最小限の時間だけ内部降圧手
段を活性化する制御手段を備える。
【００６４】記憶手段は、複数のメモリセルを含みかつ
データを記憶するメモリ手段と、リフレッシュされるべ
きメモリセルを選択する選択手段と、選択されたメモリ
セルから読出されたデータを増幅するセンスアンプ手段
とを含む。内部降圧手段は、センスアンプ手段に内部電
源電圧を供給する。好ましくは、制御手段は、リフレッ
シュ動作期間内で選択されたメモリセルのリフレッシュ
に必要な最小限の時間だけ内部降圧手段を活性化する。
【００６５】好ましくは、制御手段は、選択されたメモ
リセルのリフレッシュの開始に応答して第１の信号を発
生する第１の信号発生手段と、選択されたメモリセルの
リフレッシュの完了に応答して第２の信号を発生する第
２の信号発生手段と、第１の信号に応答して活性化され
かつ第２の信号に応答して非活性化される制御信号を発
生する制御信号発生手段とを含む。
【００６６】（５）　　第５の発明に係る半導体装置は
、外部電源電圧を受ける電源端子、外部電源電圧を所定
の内部電源電圧に降圧する内部降圧手段、内部電源電圧
により駆動される内部回路手段、電源端子と内部回路手
段との間に設けられたスイッチ手段、および制御手段を
備える。
【００６７】制御手段は、通常動作時に内部降圧手段を
活性化しかつスイッチ手段をオフし、試験時に内部降圧
手段を非活性化しかつスイッチ手段をオンする。
【００６８】半導体装置は、内部回路手段を制御するた
めの制御信号を外部から受ける。制御手段は、制御信号
のタイミングが通常動作時とは異なる所定のタイミング
であるときに試験時の制御を行なう。
【００６９】半導体装置は、内部回路手段を制御するた
めの制御信号を外部から受け、予め定められた信号また
は電位を受ける外部端子をさらに備える。制御手段は、
制御信号のタイミングが通常動作時のタイミングとは異
なる所定のタイミングでありかつ外部端子の電圧レベル
が通常動作時とは異なる所定の電圧レベルであるときに
試験時の制御を行なう。
【００７０】（６）　　第６の発明に係る半導体装置は
、外部電源電圧を所定の内部電源電圧に降圧する内部降
圧手段および内部電源電圧により駆動される内部回路手
段を備える。
【００７１】内部降圧手段は、外部電源電圧に応答して
基準電圧を発生する基準電圧発生手段と、内部回路手段
に内部電源電圧を供給するためのドライバ手段と、ドラ
イバ手段の出力をレベルシフトするレベルシフト手段と
、レベルシフト手段の出力振幅を増幅する増幅手段と、
基準電圧と増幅手段の出力とを差動増幅する差動増幅手
段とを含む。ドライバ手段は、差動増幅手段の出力によ
り制御される。
【００７２】（７）　　第７の発明に係る半導体装置は
、内部電源電圧が与えられる内部電源線、所定の信号ま
たは電位を受ける外部パッド、およびモニタ手段を含む
。 モニタ手段は、外部パッドと内部電源線との間に接続さ
れかつ既知のしきい値電圧を有するトランジスタを含む
。
【００７３】（８）　　第８の発明に係る内部電源線の
電位モニタ方法は、外部パッドの電圧、および、外部パ
ッドと内部電源線との間に接続されるトランジスタのし
きい値電圧に基づいて、内部電源線の電位を算出するス
テップを含む。
【００７４】
【作用】（１）　　第１の発明に係る半導体装置；第１
の電圧供給手段では、第１導電チャネル型電界効果素子
のオン・オフ制御により貫通電流が流れ、消費電流にピ
ークが生じるが、高い電流供給能力が得られる。一方、
第２の電圧供給手段では、高い電流供給能力は得られな
いが、貫通電流が流れず、消費電流にピークが生じない
。
【００７５】通常は第２の電圧供給手段のみにより内部
回路手段に内部電源電圧が供給される。それにより、内
部回路手段で定常的に消費される電流を随時補償するこ
とができる。したがって、内部電源電圧の低下はほとん
どなく、消費電流にピークは生じない。内部回路手段の
動作時には、第１の電圧供給手段が活性化される。それ
により、内部回路手段に流れる動作電流を補償すること
ができる。
【００７６】（２）　　第２の発明に係る半導体装置；
スタンドバイ期間には、第２の電圧供給手段により内部
回路手段に内部電源電圧が供給される。それにより、内
部回路手段に定常的に流れる電流を補償することができ
る。アクティブ期間には、第１および第２の電圧供給手
段により内部回路手段に内部電源電圧が供給される。そ
れにより、内部回路手段に流れる動作電流を補償するこ
とができる。さらに、アクティブ期間内で内部回路手段
の動作が定常状態になると、第１の電圧供給手段が非活
性化される。したがって、アクティブ期間が長くなって
も、消費電力を十分に低減することができる。
【００７７】（３）　　第３の発明に係る半導体装置；
アクティブ期間内で各内部回路手段の動作が定常状態に
なっているときには、対応する第１の電圧供給手段がそ
れぞれ非活性化される。したがって、異なる動作を行な
う複数の内部回路手段にそれぞれ内部電源電圧を供給す
る場合に、消費電力が最小限になる。
【００７８】（４）　　第４の発明に係る半導体装置；
ダイナミック型記憶手段のリフレッシュ期間には、リフ
レッシュに必要な最小限の時間だけ内部降圧手段が活性
化され、リストア動作の完了後は内部降圧手段は非活性
化される。したがって、リフレッシュサイクルの長さに
かかわらず、リフレッシュ時に不必要な電流が流れない
。
【００７９】（５）　　第５の発明に係る半導体装置；
試験時には、外部電源電圧が直接内部回路手段に供給さ
れる。それにより、過電圧を外部から供給することなく
、内部回路手段に試験に必要な高電圧を供給することが
できる。したがって、回路素子を破壊することなく効率
の良い加速試験を行なうことができる。
【００８０】制御信号の通常動作時とは異なるタイミン
グまたは通常とは異なる電圧レベルを用いることによっ
て、スイッチ手段がオンされるならば、通常動作時に誤
って内部回路手段に高電圧が印加されることが防止され
る。
【００８１】（６）　　第６に発明に係る半導体装置；
ドライブ手段の出力が差動増幅手段の感度が良くなる電
圧レベルにシフトされ、かつシフトされた電圧の振幅が
増幅される。そのため、差動増幅手段の入力のレベル差
が大きくなり、内部降圧手段の感度が向上する。
【００８２】（７）　　第７の発明に係る半導体装置お
よび第８の発明に係るモニタ方法；外部パッドの電位お
よびモニタ手段のトランジスタのしきい値電圧に基づい
て内部電源線の電位を算出することができる。それによ
り、内部電源線に直接プロービングすることなく、内部
電源線の電位をモニタすることができる。
【００８３】
【実施例】（１）　　第１の実施例（図１〜図２１）（
ａ）　　全体構成および概略動作（図１）図１は、この
発明の第１の実施例による半導体装置の構成を示すブロ
ック図である。半導体装置ＣＨは、内部降圧回路１、Ｄ
ＲＡＭ３、周辺回路４および出力バッファ５を含む。内
部降圧回路１は、外部電源電圧Ｖｃｃを内部電源電圧Ｉ
Ｖｃｃに降圧し、それをＤＲＡＭ３および周辺回路４の
両方に供給する。出力バッファ５は外部電源電圧Ｖｃｃ
により駆動される。
【００８４】内部降圧回路１は、従来の内部降圧回路と
同様に、基準電圧ＶＲ１を発生する基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０を含み、
さらに、ｎチャネルドライバ回路４０および基準電圧発
生回路４５を含む。基準電圧発生回路４５は、基準電圧
ＶＲ２を発生し、それをｎチャネルドライバ回路４０に
供給する。ｎチャネルドライバ回路４０は、後述するよ
うに、基準電圧ＶＲ２を受け、内部電源電圧ＩＶｃｃを
発生する。
【００８５】外部電源電圧Ｖｃｃが与えられる外部電源
線Ｌ１と内部電源電圧ＩＶｃｃが与えられる内部電源線
Ｌ２との間にはバーンインモード設定回路５０が接続さ
れている。バーンインモード設定回路５０はバーンイン
モード設定信号発生回路７０から発生されるバーンイン
モード設定信号ＢＶＤにより制御される。
【００８６】一方、差動増幅回路２０は、活性化信号発
生回路８０から発生される活性化信号ＡＣＴにより制御
される。活性化信号発生回路８０は、制御信号発生回路
６０から発生される制御信号φＸおよびバーンインモー
ド設定信号発生回路７０から発生されるバーンインモー
ド設定信号ＢＶＤに応答して活性化信号ＡＣＴを発生す
る。
【００８７】ノーマルモード時（通常の動作時）には、
バーンインモード設定信号ＢＶＤによりバーンインモー
ド設定回路５０は非活性化される。このとき、差動増幅
回路２０には、活性化信号ＡＣＴとして制御信号発生回
路６０からの制御信号φＸが与えられる。したがって、
差動増幅回路２０は制御信号φＸにより制御される。通
常は、ｎチャネルドライバ回路４０により内部電源電圧
ＩＶｃｃが供給され、ＤＲＡＭ３および周辺回路４の動
作時には、差動増幅回路２０が活性化され、ドライバ回
路３０によりｎチャネルドライバ回路４０の供給能力不
足が補われる。
【００８８】バーンインモード時（バーンイン試験時）
には、バーンインモード設定回路５０が活性化され、か
つ差動増幅回路２０が非活性化される。それにより、外
部電源線Ｌ１の外部電圧Ｖｃｃが内部電源線Ｌ２に直接
供給される。
【００８９】基準電圧発生回路１０およびドライバ回路
３０の構成は図３７に示される構成と同様である。差動
増幅回路２０の構成は図４１に示される構成と同様であ
る。この場合、トランジスタＱ３１のゲートに活性化信
号ＡＣＴが与えられる。
【００９０】差動増幅回路２０の構成として、図３７に
示される構成を用いてもよい。ただし、トランジスタＱ
２６は設けられず、また、制御信号φＸの論理が逆にな
る。
【００９１】（ｂ）　　内部降圧回路１の詳細（図２〜
図４） 図２に、内部降圧回路１の一部分の構成を詳細に示す。 ｎチャネルドライバ回路４０はＮチャネルＭＯＳトラン
ジスタＱ４０を含む。トランジスタＱ４０はソースフォ
ロワトランジスタであり、ドライバ回路３０のトランジ
スタＱ３５と並列に接続されている。トランジスタＱ４
０のゲートには、基準電圧ＶＲ２が与えらる。基準電圧
ＶＲ２は、次式のように設定される。
【００９２】ＶＲ２＝ＩＶｃｃ＋Ｖｔｈここで、Ｖｔｈ
はトランジスタＱ４０のしきい値電圧である。一方、Ｖ
Ｒ１＝ＩＶｃｃが成立するので、基準電圧ＶＲ１を４Ｖ
とすると、基準電圧ＶＲ２は、（４＋Ｖｔｈ）Ｖに設定
される。
【００９３】トランジスタＱ４０は飽和領域で動作する
ので、電流供給能力は小さいが、常時一定の内部電源電
圧ＩＶｃｃを供給することができる。これにより、ＤＲ
ＡＭ３および周辺回路４で定常的に消費される電流を補
償することができる。ＤＲＡＭ３および周辺回路４の動
作時には、差動増幅器２０が活性化され、ドライバ回路
３０およびｎチャネルドライバ回路４０の両方により内
部電源電圧ＩＶｃｃが供給される。
【００９４】図３に示されるように、ドライバ回路３０
の出力電圧をレベルシフトさせて差動増幅回路２０に与
えるためにレベルシフト回路９０を設けてもよい。また
、図４に示されるように、レベルシフト回路９０にイン
バータ９１を介して活性化信号ＡＣＴを与えてもよい。 この場合、活性化信号ＡＣＴが“Ｈ”になると、インバ
ータ９１の出力は“Ｌ”となる。そのため、レベルシフ
ト回路９０が活性化される。逆に、活性化信号ＡＣＴが
“Ｌ”になると、インバータ９１の出力は“Ｈ”となる
。そのため、レベルシフト回路９０は非活性化される。
【００９５】このように、差動増幅器２０の活性時にレ
ベルシフト回路９０も活性化され、差動増幅回路２０の
非活性時にはレベルシフト回路９０も非活性化される。 そのため、スタンドバイ状態において差動増幅回路２０
とレベルシフト回路９０とを非活性にすることにより、
さらに消費電力を低減することができる。
【００９６】（ｃ）　　制御信号発生回路６０および制
御動作（図５〜図８） 図５に示すように、リフレッシュ制御回路６１は、外部
から与えられるロウアドレスストローブ信号／ＲＡＳお
よび外部から与えられるコラムアドレスストローブ信号
／ＣＡＳに応答してセンスアンプ制御回路６２に制御信
号を与える。センスアンプ制御回路６２はその制御信号
に応答してセンスアンプ活性化信号ＳＥを発生する。制
御信号発生回路６０は、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび
センスアンプ活性化信号ＳＥに応答して制御信号φＸを
発生する。
【００９７】図６〜図８の波形図を参照しながら制御信
号発生回路６０の制御動作を説明する。
【００９８】まず、図６を参照しながらノーマルモード
（通常動作）のノーマルサイクル時の動作を説明する。 ロウアドレスストローブ信号／ＲＡＳが“Ｌ”になって
アクティブ期間が開始すると、制御信号φＸが“Ｈ”に
立上がる。これにより、差動増幅回路２０が活性化され
、ドライバ回路３０によりＤＲＡＭ３および周辺回路４
に内部電源電圧ＩＶｃｃが供給される。その結果、ロウ
系セット電流、センスアンプ系電流、コラム系電流およ
びロウ系リセット電流を補償することができる。
【００９９】ロウアドレスストローブ信号／ＲＡＳが“
Ｈ”に立上がってアクティブ期間が終了すると、制御信
号φＸが“Ｌ”に立下がる。それにより、差動増幅回路
２０が非活性化され、ｎチャネルドライバ回路４０のみ
により内部電源電圧ＩＶｃｃが供給される。スタンドバ
イ期間には、ＤＲＡＭ３および周辺回路４の電流消費量
は少ないので、内部電源電圧ＩＶｃｃを一定に保持する
ことができる。
【０１００】次に、図７を参照しながらノーマルモード
のＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動
作を説明する。ＣＡＳビッフォアＲＡＳリフレッシュ時
には、コラム系は動作しない。したがって、ロウアドレ
スストローブ信号／ＲＡＳが“Ｌ”であっても、メモリ
セルのリフレッシュが完了した時点でＤＲＡＭ３および
周辺回路４の動作を終了させることが可能である。この
場合、その時点でＤＲＡＭ３および周辺回路４をリセッ
トすると、以後ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”であってもＤＲＡＭ３および周辺回路４にはピー
ク電流は発生しない。
【０１０１】したがって、半導体装置の内部は、スタン
ドバイ期間と同様にスタンドバイ状態となる。そのため
、制御信号φＸはＤＲＡＭ３および周辺回路４の動作が
終了するまでの期間だけ“Ｈ”となり、差動増幅器２０
を活性化させる。この期間以外は、ロウアドレスストロ
ーブ信号／ＲＡＳが“Ｌ”であっても、ｎチャネルドラ
イバ回路４０のみにより内部電源電圧ＩＶｃｃが供給さ
れる。
【０１０２】これにより、ＣＡＳビッフォアＲＡＳリフ
レッシュサイクルにおいてロウアドレスストローブ信号
／ＲＡＳが“Ｌ”である期間が長くなっても、ＤＲＡＭ
３および周辺回路４の動作が完了していれば差動増幅回
路２０で消費される電力を十分に減少させることができ
る。
【０１０３】次に、図８を参照しながらノーマルモード
のＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動
作の他の例を説明する。ＤＲＡＭ３および周辺回路４を
リフレッシュの完了時点でリセットせずに、ロウアドレ
スストローブ信号／ＲＡＳが“Ｈ”に立上がった時点で
リセットする場合には、制御信号φＸのタイミングは図
８に示すようになる。制御信号φＸはリフレッシュ動作
時およびリセット動作時のみに“Ｈ”になり、差動増幅
回路２０を活性化させる。それ以外の期間には、ｎチャ
ネルドライバ回路４０のみにより内部電源電圧ＩＶｃｃ
が供給される。それにより、ロウアドレスストローブ信
号／ＲＡＳが“Ｌ”である期間が長い場合でも、消費電
力を大幅に低減することができる。
【０１０４】（ｄ）　　制御信号発生回路６０の他の制
御動作（図９〜図１２） まず、図９および図１０を参照しながらオートリフレッ
シュサイクルにおける制御信号発生回路６０の動作を説
明する。この場合、制御信号発生回路６０は、リフレッ
シュ制御回路６１、タイマ回路６４および遅延回路６６
により制御される。
【０１０５】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳに応答してオ
ートリフレッシュサイクルが開始すると、リフレッシュ
制御回路６１からリフレッシュアドレスカウンタ回路６
３に活性化信号が与えられるとともに、タイマ回路６４
に活性化信号ＴＥが与えられる。これにより、リフレッ
シュアドレスカウンタ回路６３およびタイマ回路６４が
活性化される。その結果、リフレッシュアドレスカウン
タ回路６３からリフレッシュアドレス信号ＲＡがアドレ
スバッファ６５に与えられる。アドレスバッファ６５は
、タイマ回路６４から出力される制御信号ＣＮにより制
御される。アドレスバッファ６５はリフレッシュアドレ
ス信号ＲＡに応答してメモリアレイＭＡ（図１参照）に
アドレス信号ＡＤを与える。このアドレス信号ＡＤによ
りリフレッシュされるべきアドレスが指定される。
【０１０６】一方、タイマ回路６４は、トリガ信号Ａを
遅延回路６６および制御信号発生回路６０に与える。制
御信号発生回路６０は、トリガ信号Ａの立上がりに応答
して制御信号φＸを“Ｈ”に立上げる。また、遅延回路
６６は、トリガ信号Ａを一定時間遅延させて遅延信号Ｄ
Ａを出力する。制御信号発生回路６０は、遅延信号ＤＡ
の立上がりに応答して制御信号φＸを“Ｌ”に立下げる
。
【０１０７】遅延回路６６による遅延時間は、リフレッ
シュされるべきメモリセルにおいてリストア動作が完了
するのに十分な時間に予め設定される。この制御信号φ
Ｘを用いて図１に示される差動増幅回路２０が活性化お
よび非活性化される。その結果、メモリセルがリフレッ
シュされている期間だけ差動増幅回路２０が活性化され
るので、リフレッシュ時に不必要な電流が流れず、リフ
レッシュの電流を低減することができる。
【０１０８】ノーマルサイクル時には、外部から与えら
れるアドレス信号ＡＤＤがアドレスバッファ６５を介し
てメモリアレイＭＡ（図１参照）にアドレス信号ＡＤと
して与えられる。
【０１０９】次に、図１１および図１２を参照しながら
ＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作
を説明する。この場合、制御信号発生回路６０は、リフ
レッシュ制御回路６１、リフレッシュアドレスカウンタ
回路６３、アドレスバッファ６５、ワード線制御回路６
６、センスアンプ制御回路６７および遅延回路６８によ
り制御される。
【０１１０】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳに応答してＣ
ＡＳビッフォアＲＡＳリフレッシュサイクルが開始する
と、リフレッシュ制御回路６１からリフレッシュアドレ
スカウンタ回路６３に活性化信号が与えられる。それに
より、リフレッシュアドレスカウンタ回路６３が活性化
され、アドレスバッファ６５にリフレッシュアドレス信
号ＲＡが与えられる。
【０１１１】アドレスバッファ６５は、このリフレッシ
ュアドレス信号ＲＡに応答してアドレス信号ＡＤをメモ
リアレイＭＡ（図１参照）に与えるとともに、リフレッ
シュアドレス信号ＲＡをワード線制御回路６６およびセ
ンスアンプ制御回路６７に与える。その結果、ワード線
制御回路６６はワード線制御信号ＲＸを出力し、センス
アンプ制御回路６７はセンスアンプ活性化信号ＳＥを出
力する。遅延回路６８は、センスアンプ活性化信号ＳＥ
を一定時間遅延させて遅延信号ＳＥＤを出力する。
【０１１２】制御信号発生回路６０は、ワード線制御信
号ＲＸの立上がりに応答して制御信号φＸを“Ｈ”に立
上げ、遅延信号ＳＥＤの立上がりに応答して制御信号φ
Ｘを“Ｌ”に立下げる。遅延回路６８による遅延時間は
、リフレッシュされるべきメモリセルのリストア動作が
完了するのに十分な時間に設定される。この制御信号φ
Ｘを用いて差動増幅回路２０が活性化および非活性化さ
れる。
【０１１３】このようにして、メモリセルがリフレッシ
ュされている間だけ差動増幅回路２０が活性化されるの
で、リフレッシュ時に不必要な電流が流れず、リフレッ
シュ時の電流を低減することができる。
【０１１４】図９〜図１２の制御動作は、図３５に示さ
れる内部降圧回路１ｂにも適用することができる。この
場合にも、リフレッシュ時の電流を低減することができ
る。
【０１１５】（ｅ）　　バーンインモード設定回路５０
の詳細（図１３〜図１５） 図１３に、バーンインモード設定回路５０の詳細な構成
を示す。バーンインモード設定回路５０はＰチャネルＭ
ＯＳトランジスタＱ５０を含む。トランジスタＱ５０は
ドライバ回路３０のトランジスタＱ３５と並列に接続さ
れている。トランジスタＱ５０のゲートにはバーンイン
モード設定信号ＢＶＤが与えられる。
【０１１６】ノーマルモード時には、バーンインモード
設定信号ＢＶＤが“Ｈ”となる。それにより、トランジ
スタＱ５０はオフする。このとき、差動増幅回路２０に
は、活性化信号ＡＣＴとして制御信号φＸが与えられる
。それにより、ドライバ回路３０により内部電源電圧Ｉ
Ｖｃｃが供給される。
【０１１７】バーンインモード試験時には、バーンイン
モード設定信号ＢＶＤが“Ｌ”となる。それにより、ト
ランジスタＱ５０がオンする。したがって、外部電源電
圧Ｖｃｃが内部電源線Ｌ２に直接与えられる。その結果
、Ｖｃｃ＝ＩＶｃｃとなる。このとき、活性化信号ＡＣ
Ｔは“Ｌ”となる。それにより、差動増幅回路２０は非
活性化され、差動増幅回路２０の出力は“Ｈ”となる。 したがって、トランジスタＱ３５はオフする。
【０１１８】図１４に、バーンインモード設定回路５０
の他の例を示す。バーンインモード設定回路５０はＮチ
ャネルＭＯＳトランジスタＱ５１およびインバータ５１
を含む。トランジスタＱ５１はドライバ回路３０のトラ
ンジスタＱ３５のゲートと接地端子との間に接続される
。トランジスタＱ５１のゲートにはインバータ５１を介
してバーンインモード設定信号ＢＶＤが与えられる。
【０１１９】ノーマルモード時には、バーンインモード
設定信号ＢＶＤが“Ｈ”になり、トランジスタＱ５１が
オフする。それにより、差動増幅回路２０およびドライ
バ回路３０がフィードバックループを構成し、内部電源
電圧ＩＶｃｃが供給される。
【０１２０】バーンインモード時には、バーンインモー
ド設定信号ＢＶＤが“Ｌ”となり、トランジスタＱ５１
がオンする。それにより、ドライバ回路３０のトランジ
スタＱ３５がオンし、外部電源電圧Ｖｃｃが直接内部電
源線Ｌ２に供給される。
【０１２１】図１５に、内部電源電圧ＩＶｃｃの特性を
示す。バーンインモード時には外部電源電圧Ｖｃｃと内
部電源電圧ＩＶｃｃとが等しくなるので、各回路素子に
必要以上に過電圧が印加されることがない。また、プロ
セスパラメータの変動にかかわらず、各回路素子に正確
な電圧を印加することができるので、精度および再現性
の良いバーンイン試験を行なうことができる。
【０１２２】このバーンインモード設定回路５０は、図
３５に示される半導体装置に適用することも可能である
。この場合にも、精度および再現性の良いバーンイン試
験を行なうことができる。
【０１２３】（ｆ）　　バーンインモード設定信号発生
回路７０の詳細（図１６〜図２１） 図１６に、バーンインモード設定信号発生回路７０の一
例を示し、図１７および図１８にバーンインモードセッ
トサイクルおよびバーンインモードリセットサイクルの
信号波形図をそれぞれ示す。
【０１２４】まず、バーンインモードセットサイクルを
説明する。タイミングジェネレータ７１は、ロウアドレ
スストローブ信号／ＲＡＳの立下がり時点でコラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥが“Ｌ”であると、カウンタリセットパルスφ
Ａを発生する。これにより、ｎビットカウンタ７２がカ
ウントを開始する。
【０１２５】ｎビットカウンタ７２の入力としてコラム
アドレスストローブ信号／ＣＡＳが与えられる。コラム
アドレスストローブ信号／ＣＡＳを“Ｈ”および“Ｌ”
に変化させる動作が２ｎ　回繰り返されると、ｎビット
カウンタ７２から出力されるカウンタ信号φＣが“Ｈ”
に立上がる。カウンタ信号φＣの立上がりに応答して、
バッファ７３から出力されるバーンインモード設定信号
ＢＶＤが“Ｌ”に立下がる。
【０１２６】次に、バーンインモードリセットサイクル
を説明する。ロウアドレスストローブ信号／ＲＡＳの立
下がり時点でコラムアドレスストローブ信号／ＣＡＳが
“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”
であると、タイミングジェネレータ７１がカウンタリセ
ットパルスφＢを発生する。それにより、ｎビットカウ
ンタ７２がリセットされ、カウンタ信号φＣが“Ｌ”に
立下がる。カウンタ信号φＣの立下がりに応答して、バ
ッファ７３から出力されるバーンインモード設定信号Ｂ
ＶＤが“Ｈ”に立上がる。
【０１２７】このように、上記の例では、４ＭビットＤ
ＲＡＭにおいてＪＥＤＥＣで標準化されたＷＣＢＲ（Ｗ
Ｅ・ＣＡＳビッフォアＲＡＳ）テストモードセットサイ
クルを基礎として外部コラムアドレスストローブ信号／
ＣＡＳのトグリングによってバーンインモードがセット
され、ＣＢＲ（ＣＡＳビッフォアＲＡＳ）サイクルまた
はＲＯＲ（ＲＡＳオンリーリフレッシュ）サイクルによ
りバーンインモードがリセットされる。
【０１２８】上記の例では、タイミング方式によりバー
ンインモードの設定を行なうことができるので、バーン
イン試験時にバーイン装置に複数の電源が要求されない
。したがって、バーインモードの設定を安価に行なうこ
とができる。バーンインモード設定のためのタイミング
は上記のタイミングには限られないが、製品スペックに
通常記述されていないタイミング、すなわちノーマルサ
イクルのタイミングとは区別できるタイミングを選択す
る必要がある。
【０１２９】図１９にバーンインモード設定信号発生回
路７０の他の例を示し、図２０および図２１にバーンイ
ンモードセットサイクルおよびバーンインモードリセッ
トサイクルの信号波形図をそれぞれ示す。
【０１３０】まず、バーンインモードセットサイクルを
説明する。高電圧検出回路７６は任意のアドレス端子に
縦続接続されたｎ段のＮチャネルＭＯＳトランジスタＱ
７１〜Ｑ７ｎを含む。ロウアドレスストローブ信号／Ｒ
ＡＳの立下がり時点でコラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥが“Ｌ”であ
ると、タイミングジェネレータ７４はクロックパルスφ
Ｄを発生する。このとき、アドレス端子に高電圧（Ｖｃ
ｃ＋ｎ・Ｖｔｈ）が与えられていると、信号φＥが“Ｈ
”となっている。バッファ７５は、クロックパルスφＤ
の立上がり時に信号φＥが“Ｈ”であると、バーンイン
モード設定信号ＢＶＤを“Ｌ”に立下げる。
【０１３１】次に、バーンインモードリセットサイクル
を説明する。ロウアドレスストローブ信号／ＲＡＳの立
下がり時点でコラムアドレスストローブ信号／ＣＡＳが
“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”
であると、タイミングジェネレータ７４はクロックパル
スφＦを発生する。バッファ７５は、クロックパルスφ
Ｆの立上がりに応答してバーンインモード設定信号ＢＶ
Ｄを“Ｈ”に立上げる。
【０１３２】上記の例では、製品スペックにおける外部
電源電圧Ｖｃｃよりも高く設定された高電圧の１つまた
は複数のアドレス端子への印加とＷＣＢＲテストモード
セットサイクルとの組合わせにより、バーンインモード
設定信号が発生される。
【０１３３】バーンインモードセットサイクル以外のと
きには、そのアドレス端子には高電圧ではなく通常の高
レベルまたは低レベルの電圧が“Ｈ”または“Ｌ”とし
て与えられる。通常の高レベルの電圧の代わりに、“Ｈ
”として高電圧が与えられてもよい。
【０１３４】また、バーンインモードセットサイクルで
、アドレス端子を用いる代わりにたとえばデータ入力端
子に与える高レベルの電圧を上記の高電圧に設定しても
よい。
【０１３５】（２）　　第２の実施例（図２２〜図２５
）（ａ）　　全体構成および概略動作（図２２）図２２
は、第２の実施例による半導体装置の構成を示すブロッ
ク図である。この半導体装置ＣＨは、２つの内部降圧回
路１ａ，１ｂを含む。内部降圧回路１Ａは外部電源電圧
Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、それを周辺
回路４に供給する。内部降圧回路１Ｂは、外部電源電圧
Ｖｃｃを内部電源電圧ＩＶｃｃ２に降圧し、それをＤＲ
ＡＭ３に供給する。活性化信号発生回路６０ａは、２つ
の活性化信号ＡＣＴ１，ＡＣＴ２を発生する。 内部降圧回路１Ａの差動増幅回路２０は活性化信号ＡＣ
Ｔ１により制御され、内部降圧回路１Ｂの差動増幅回路
２０は活性化信号ＡＣＴ２により制御される。
【０１３６】図２３に示すように、活性化信号発生回路
６０ａは、ロウアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳおよびセンスア
ンプ活性化信号ＳＥに応答して、活性化信号ＡＣＴ１，
ＡＣＴ２を発生する。
【０１３７】次に、図２４を参照しながらノーマルモー
ドのノーマルサイクル時の動作を説明する。ロウアドレ
スストローブ信号／ＲＡＳの立下がりに応答して活性化
信号ＡＣＴ１が“Ｈ”に立上がる。それにより、内部降
圧回路１Ａ内の差動増幅回路２０が活性化される。その
後、センスアンプ活性化信号ＳＥが“Ｈ”に立上がり、
その立上がりに応答して、活性化信号ＡＣＴ２が“Ｈ”
に立上がる。それにより、内部降圧回路１Ｂ内の差動増
幅回路２０が活性化される。
【０１３８】活性化信号ＡＣＴ２は一定時間の経過後“
Ｌ”に立下がる。これにより、内部降圧回路１Ｂ内の差
動増幅回路２０が非活性化される。活性化信号ＡＣＴ２
が“Ｈ”である時間は、センスアンプ系電流を補償する
ために必要な時間に予め設定されている。
【０１３９】ロウアドレスストローブ信号／ＲＡＳが“
Ｈ”に立上がると、活性化信号ＡＣＴ１が“Ｌ”に立下
がる。これにより、内部降圧回路１Ａ内の差動増幅回路
２０が非活性化される。
【０１４０】次に、図２５を参照しながらノーマルモー
ドのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の
動作を説明する。ロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して活性化信号ＡＣＴ１が“Ｈ”に立
上がる。それにより、内部降圧回路１Ａ内の差動増幅回
路２０が活性化される。その後、センスアンプ活性化信
号ＳＥが“Ｈ”に立上がり、その立上がりに応答して、
活性化信号ＡＣＴ２が“Ｈ”に立上がる。それにより、
内部降圧回路１Ｂ内の差動増幅回路２０が活性化される
。
【０１４１】その後、センスアンプ活性化信号ＳＥが“
Ｌ”に立下がる。その立下がりに応答して、活性化信号
ＡＣＴ１が“Ｌ”に立下がり、活性化信号ＡＣＴ２が“
Ｌ”に立下がる。それにより、内部降圧回路１Ａ内の差
動増幅回路２０が非活性化され、差動増幅回路１Ｂ内の
差動増幅回路２０が非活性化される。
【０１４２】このようにして、ＣＡＳビッフォアＲＡＳ
リフレッシュサイクルにおいて、消費電力を低減するこ
とができる。
【０１４３】（３）　　内部降圧回路１の他の例（図２
６〜図２７） 図２６は、内部降圧回路１の他の例を示すブロック図で
ある。この内部降圧回路１においては、レベルシフト回
路９０の出力振幅を増幅するための増幅回路１００がさ
らに設けられている。増幅回路１００の出力は差動増幅
回路２０に与えられる。この増幅回路１００は、基準電
圧ＶＲ１により制御される。
【０１４４】図２７に、図２６の内部降圧回路１の一部
分の詳細な構成を示す。差動増幅回路２０、ドライバ回
路３０およびレベルシフト回路９０の構成は、図４０に
示される構成と同様である。ただし、差動増幅回路２０
のトランジスタＱ３１のゲートには活性化信号ＡＣＴが
与えられる。増幅回路１００は、ＰチャネルＭＯＳトラ
ンジスタＱ１０１，Ｑ１０２およびＮチャネルＭＯＳト
ランジスタＱ１０３，Ｑ１０４からなるカレントミラー
回路である。トランジスタＱ１０３のゲートには基準電
圧ＶＲ１が与えられ、トランジスタＱ１０４のゲートは
レベルシフト回路９０のノードＮ６に接続される。Ｎチ
ャネルＭＯＳトランジスタＱ１０５のゲートには活性化
信号ＡＣＴが与えられる。
【０１４５】次に、図２７の回路の動作を説明する。内
部電源電圧ＩＶｃｃが４Ｖ以下のときには、レベルシフ
ト回路９０の出力は２．４Ｖ以下になり、基準電圧ＶＲ
１よりも低くなる。それにより、増幅回路１００のノー
ドＮ７の出力は約１〜２Ｖの“Ｌ”になる。
【０１４６】内部電源電圧ＩＶｃｃが４Ｖ以上のときに
は、レベルシフト回路９０の出力は２．４Ｖ以上になり
、基準電圧ＶＲ１よりも高くなる。それにより、増幅回
路１００のノードＮ７の出力は、約４Ｖ〜５Ｖの“Ｈ”
となる。増幅回路１００により、レベルシフト回路９０
の出力電圧の振幅が増幅されるので、内部降圧回路の感
度が向上する。
【０１４７】この内部降圧回路は、図１に示される半導
体装置のみならず、図３５に示される半導体装置にも適
用することができる。
【０１４８】（４）　　内部電源線Ｌ２のモニタ方法（
図２８〜図３４） 図２８は、外部電源電圧Ｖｃｃを受ける外部電源線Ｌ１
および内部電源電圧ＩＶｃｃを受ける内部電源線Ｌ２を
備えた半導体装置のチップｃｈ上の構成を示す模式図で
ある。図２８に示すように、外部電源線Ｌ１は、電源パ
ッドｐＶｃｃに接続される。信号または所定の電位を受
ける任意のパッドｐａと内部電源線Ｌ２との間にモニタ
回路１１０が接続される。パッドｐａは外部ピンに接続
される。
【０１４９】（ａ）　　第１のモニタ方法（図２９）モ
ニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ
１〜ＱＮ３を含む。トランジスタＱＮ１〜ＱＮ３は外部
ピンＥＰと内部電源線Ｌ２との間に直列に接続される。 トランジスタＱＮ１〜ＱＮ３のしきい値電圧をＶｔｈと
する。
【０１５０】まず、外部電源電圧Ｖｃｃを受ける電源ピ
ンと接地電位を受ける接地ピンとの間に流れるスタンド
バイ電流を測定する。そして、電源ピンと接地ピンとの
間を流れる電流をモニタしながら、外部ピンＥＰの電位
を徐々に上昇させる。電源ピンと接地ピンとの間に流れ
る電流が上昇し始めたときの外部ピンＥＰの電位をＶＥ
ＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは次式か
ら算出される。
【０１５１】ＶＩＮＴ＝ＶＥＸＴ−３・Ｖｔｈしたがっ
て、内部電源線Ｌ２を直接プロービングすることなく、
その電位をモニタすることができる。
【０１５２】（ｂ）　　第２のモニタ方法（図３０）モ
ニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ
４，ＱＮ５を含む。トランジスタＱＮ４，ＱＮ５は定電
圧源Ｖと任意の外部ピンＥＰとの間に直列に接続される
。定電圧源Ｖは、たとえば外部電源電圧Ｖｃｃを受ける
電源ピンである。トランジスタＱＮ４のゲートは内部電
源線Ｌ２に接続される。トランジスタＱＮ５のゲートに
は特殊モード信号発生回路１１１から特殊モード信号φ
が与えられる。
【０１５３】特殊モード発生回路１１１は、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥに応答
して特殊モード信号φを発生する。トランジスタＱＮ４
，ＱＮ５のしきい値電圧をＶｔｈとする。
【０１５４】まず、定電圧源Ｖおよび外部ピンＥＰの電
位を５Ｖに設定し、特殊モード信号φの電位を７Ｖに設
定する。そして、外部ピンＥＰと定電圧源Ｖとの間を流
れる電流をモニタしながら、外部ピンＥＰの電位を徐々
に下降させる。外部ピンＥＰと定電圧源Ｖとの間に電流
が流れ始めたときの外部ピンＥＰの電位をＶＥＸＴとす
ると、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出
される。
【０１５５】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈしたがって、
内部電源線Ｌ２を直接プロービングすることなく、その
電位をモニタすることができる。
【０１５６】（ｃ）　　第３のモニタ方法（図３１）モ
ニタ回路１１０は、ＰチャネルＭＯＳトランジスタＱＰ
１を含む。トランジスタＱＰ１は内部電源線Ｌ２と任意
の外部ピンＥＰとの間に接続される。トランジスタＱＰ
１のゲートには特殊モード信号φが与えられる。Ｎチャ
ネルＭＯＳトランジスタＱＮ６は内部回路内の１つのト
ランジスタである。
【０１５７】特殊モード信号φの電位を０Ｖに設定する
と、トランジスタＱＰ１がオンし、外部ピンＥＰと内部
電源線Ｌ２とが電気的に接続される。したがって、外部
ピンＥＰの電位ＶＥＸＴをモニタすることにより、内部
電源線Ｌ２の電位ＶＩＮＴを次式により算出することが
できる。
【０１５８】ＶＩＮＴ＝ＶＥＸＴ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。
【０１５９】（ｄ）　　第４のモニタ方法（図３２）モ
ニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ
７およびＰチャネルＭＯＳトランジスタＱＰ２を含む。 トランジスタＱＮ７は任意の外部ピンＥＰ１と任意の外
部ピンＥＰ２との間に接続される。トランジスタＱＰ２
は内部電源線Ｌ２とトランジスタＱＮ７のゲートとの間
に接続される。トランジスタＱＰ２のゲートには特殊モ
ード信号φが与えられる。
【０１６０】トランジスタＱＮ７のしきい値電圧をＶｔ
ｈとする。特殊モード信号φの電位を０Ｖに設定すると
、トランジスタＱＰ２がオンし、トランジスタＱＮ７の
ゲートに内部電源線Ｌ２の電位が印加される。外部ピン
ＥＰ１の電位を５Ｖに設定する。外部ピンＥＰ１と外部
ピンＥＰ２との間に流れる電流をモニタしながら、外部
ピンＥＰ２の電位を徐々に下降させる。そして、外部ピ
ンＥＰ１と外部ピンＥＰ２との間に電流が流れ始めたと
きの外部ピンＥＰ２の電位をＶＥＸＴとすると、内部電
源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１６１】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈしたがって、
内部電源線Ｌ２を直接プロービングすることなく、その
電位をモニタすることができる。
【０１６２】（ｅ）　　第５のモニタ方法（図３３）モ
ニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ
８を含む。トランジスタＱＮ８は、内部電源線Ｌ２と任
意の外部ピンＥＰとの間に接続される。トランジスタＱ
Ｎ８のゲートには特殊モード信号φが与えられる。Ｎチ
ャネルＭＯＳトランジスタＱＮ９は内部回路内の１つの
トランジスタである。
【０１６３】特殊モード信号φの電位を７Ｖに設定する
と、トランジスタＱＮ８がオンし、外部ピンＥＰと内部
電源線Ｌ２とが電気的に接続される。したがって、外部
ピンＥＰの電位ＶＥＸＴを測定することにより、内部電
源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１６４】ＶＩＮＴ＝ＶＥＸＴ したがって、内部電源線Ｌ２を直接プロービングするこ
となく、その電位をモニタすることができる。
【０１６５】（ｆ）　　第６のモニタ方法（図３４）モ
ニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ
１０およびＰチャネルＭＯＳトランジスタＱＰ３を含む
。トランジスタＱＮ１０およびトランジスタＱＰ３は内
部電源線Ｌ２と任意の外部ピンＥＰとの間に直列に接続
される。トランジスタＱＮ１０はダイオード接続される
。トランジスタＱＰ３のゲートには特殊モード信号φが
与えられる。ＮチャネルＭＯＳトランジスタＱＮ１１は
内部回路内の１つのトランジスタである。トランジスタ
ＱＮ１０のしきい値電圧をＶｔｈとする。
【０１６６】まず、特殊モード信号φの電位を０Ｖに設
定すると、トランジスタＱＰ３がオンし、内部電源線Ｌ
２と外部ピンＥＰとがトランジスタＱＮ１０を介して接
続される。したがって、外部ピンＥＰの電位ＶＥＸＴを
測定することにより、内部電源線Ｌ２の電位ＶＩＮＴは
次式により算出される。
【０１６７】ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈしたがって、
内部電源線Ｌ２を直接プロービングすることなく、その
電位をモニタすることができる。
【０１６８】上記の第１〜第６のモニタ方法は、図１の
半導体装置に限らず、内部電源線を有する種々の半導体
装置に適用することができる。
【０１６９】なお、特殊モード信号発生回路１１１の構
成として、図１６または図１９に示される構成と同様の
構成を用いることができる。
【０１７０】
【発明の効果】（１）　　第１の発明 内部回路手段に内部電源電圧を安定に供給することがで
き、かつ消費電力が低減される。したがって、高性能か
つ低消費電力の内部降圧回路を備えた半導体装置が得ら
れる。
【０１７１】（２）　　第２の発明 内部回路手段のアクティブ期間が長くなった場合でも、
内部降圧手段の消費電力を十分に低減することができる
。したがって、高性能かつ低消費電力の半導体装置が得
られる。
【０１７２】（３）　　第３の発明 異なる動作を行なう複数の内部回路手段に内部電源電圧
をそれぞれ供給する場合に、消費電力を最小限にするこ
とができる。したがって、高性能かつ低消費電力の半導
体装置が得られる。
【０１７３】（４）　　第４の発明 リフレッシュサイクルの長さにかかわらず、リフレッシ
ュ時に流れる電流を低減することができる。したがって
、高性能かつ低消費電力の半導体装置が得られる。
【０１７４】（５）　　第５の発明 内部降圧回路を備えた半導体装置の加速試験を安全、安
定、かつ高効率に行なうことができる。
【０１７５】（６）　　第６の発明 内部降圧手段の感度が向上する。したがって、高性能の
半導体装置が得られる。
【０１７６】（７）　　第７および第８の発明内部電源
線に直接プロービングすることなくその電位をモニタす
ることができる。したがって、モールドされた半導体装
置の内部電源線の電位をモニタすることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体装置の構
成を示すブロック図である。
【図２】内部降圧回路の一部分の構成を示す回路図であ
る。
【図３】内部降圧回路の他の例を示す回路図である。
【図４】内部降圧回路のさらに他の例を示す回路図であ
る。
【図５】制御信号発生回路の動作を説明するためのブロ
ック図である。
【図６】ノーマルモードのノーマルサイクル時の制御動
作を説明するための波形図である。
【図７】ノーマルモードのＣＡＳビッフォアＲＡＳリフ
レッシュサイクル時の制御動作を説明するための波形図
である。
【図８】ノーマルモードのＣＡＳビッフォアＲＡＳリフ
レッシュサイクル時の制御動作の他の例を説明するため
の波形図である。
【図９】制御信号発生回路の他の制御動作を説明するた
めのブロック図である。
【図１０】制御信号のタイミングを説明するための波形
図である。
【図１１】制御信号発生回路のさらに他の制御動作を説
明するためのブロック図である。
【図１２】制御信号のタイミングを説明するための波形
図である。
【図１３】バーンインモード設定回路の構成を示す回路
図である。
【図１４】バーンインモード設定回路の他の例を示す回
路図である。
【図１５】内部電源電圧の特性を示す図である。
【図１６】バーンインモード設定信号発生回路の構成の
一例を示すブロック図である。
【図１７】バーンインモードセットサイクルを説明する
ための波形図である。
【図１８】バーンインモードリセットサイクルを説明す
るための波形図である。
【図１９】バーンインモード設定信号発生回路の構成の
他の例を示すブロック図である。
【図２０】バーンインモードセットサイクルを説明する
ための波形図である。
【図２１】バーンインモードリセットサイクルを説明す
るための波形図である。
【図２２】この発明の第２の実施例による半導体装置の
構成を示すブロック図である。
【図２３】活性化信号発生回路の動作を説明するための
ブロック図である。
【図２４】ノーマルモードのノーマルサイクル時の活性
化信号のタイミングを説明するための波形図である。
【図２５】ノーマルモードのＣＡＳビッフォアＲＡＳリ
フレッシュサイクル時の活性化信号のタイミングを説明
するための波形図である。
【図２６】内部降圧回路の他の例を示すブロック図であ
る。
【図２７】図２６の内部降圧回路の一部分の詳細な構成
を示す回路図である。
【図２８】内部電源線を有する半導体装置のチップ上の
構成を示す模式図である。
【図２９】モニタ回路の第１の例を示す回路図である。
【図３０】モニタ回路の第２の例を示す回路図である。
【図３１】モニタ回路の第３の例を示す回路図である。
【図３２】モニタ回路の第４の例を示す回路図である。
【図３３】モニタ回路の第５の例を示す回路図である。
【図３４】モニタ回路の第６の例を示す回路図である。
【図３５】内部降圧回路を内蔵した従来のＭＯＳ・ＤＲ
ＡＭの構成を示すブロック図である。
【図３６】内部降圧回路の構成の一例を示すブロック図
である。
【図３７】内部降圧回路の詳細な構成を示す回路図であ
る。
【図３８】内部降圧回路の電圧特性を示す図である。
【図３９】図３５の内部降圧回路の動作を説明するため
の波形図である。
【図４０】内部降圧回路の他の例を示すブロック図であ
る。
【図４１】図４０の内部降圧回路の一部分の詳細な構成
を示す回路図である。
【図４２】内部降圧回路の構成の他の例を示す回路図で
ある。
【図４３】バーンイン試験が可能な従来の内部降圧回路
の構成を示す回路図である。
【図４４】基準電圧発生回路の詳細な構成を示す回路図
である。
【図４５】図４３の内部降圧回路における基準電圧の外
部電源電圧依存性を示す図である。
【図４６】図４３の内部降圧回路における内部電源電圧
の特性を示す図である。
【図４７】従来の内部降圧回路の問題点を説明するため
の図である。
【図４８】内部電源線を有さない半導体装置のチップ上
の構成を示す模式図である。
【符号の説明】
１　　内部降圧回路 ３　　ＤＲＡＭ ４　　周辺回路 １０　　基準電圧発生回路 ２０　　差動増幅回路 ３０　　ドライバ回路 ４０　　ｎチャネルドライバ回路 ４５　　基準電圧発生回路 ５０　　バーンインモード設定回路 ６０　　制御信号発生回路 ７０　　バーンインモード設定信号発生回路８０　　活
性化信号発生回路 Ｌ１　　外部電源線 Ｌ２　　内部電源線 Ｐ１　　電源端子 Ｐ２　　接地端子 １Ａ，１Ｂ　　内部降圧回路 ６０ａ　　活性化信号発生回路 ９０　　レベルシフト回路 １００　　増幅回路 １１０　　モニタ回路 ｐＶｃｃ　　電源パッド ｐａ　　パッド Ｖｃｃ　　外部電源電圧 ＩＶｃｃ　　内部電源電圧 ＡＣＴ　　活性化信号 φＸ　　制御信号 ＢＶＤ　　バーンインモード設定信号 ＡＣＴ１，ＡＣＴ２　　活性化信号 ＶＲ１，ＶＲ２　　基準電圧 なお、各図中同一符号は同一または相当部分を示す。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　外部電源電圧を所定の内部電源電圧に
    降圧する内部降圧手段および前記内部電源電圧により駆
    動される内部回路手段を備え、前記内部降圧手段は、第
    １導電チャネル型電界効果素子を含み、第１の基準電圧
    に応答して前記第１導電チャネル型電界効果素子をフィ
    ードバック制御することにより前記内部電源電圧を前記
    内部回路手段に供給する第１の電圧供給手段と、第２の
    基準電圧に応答して前記内部電源電圧を出力して前記内
    部回路手段に供給する第２導電チャネル型電界効果素子
    を含む第２の電圧供給手段と、前記第１の電圧供給手段
    の活性化および非活性化を制御する制御手段とを含む、
    半導体装置。
  2. 【請求項２】　　前記制御手段は、前記内部回路手段の
    電流消費量に基づいて前記第１の電圧供給手段の活性化
    および非活性化を制御する、請求項１記載の半導体装置
    。
  3. 【請求項３】　　前記内部回路手段は、アクティブ期間
    およびスタンドバイ期間を有する動作を行ない、前記制
    御手段は、前記アクティブ期間に前記第１の電圧供給手
    段を活性化し、前記スタンドバイ期間に前記第１の電圧
    供給手段を非活性化する、請求項１記載の半導体装置。
  4. 【請求項４】　　外部電源電圧を所定の内部電源電圧に
    降圧する内部降圧手段、前記内部電源電圧により駆動さ
    れ、アクティブ期間およびスタンドバイ期間を有する動
    作を行なう内部回路手段、および前記内部降圧手段を制
    御する制御手段を備え、前記内部降圧手段は、第１導電
    チャネル型電界効果素子を含み、第１の基準電圧に応答
    して前記第１導電チャネル型電界効果素子をフィードバ
    ック制御することにより前記内部電源電圧を前記内部回
    路手段に供給する第１の電圧供給手段と、第２の基準電
    圧に応答して前記内部電源電圧を出力して前記内部回路
    手段に供給する第２導電チャネル型電界効果素子を含む
    第２の電圧供給手段とを含み、前記制御手段は、前記ア
    クティブ期間に前記第１の電圧供給手段を活性化し、前
    記スタンドバイ期間に前記第１の電圧供給手段を非活性
    化し、前記アクティブ期間内で前記内部回路手段の動作
    が定常状態になっているときに前記第１の電圧供給手段
    を非活性化する、半導体装置。
  5. 【請求項５】　　外部電源電圧を所定の内部電源電圧に
    降圧する複数の内部降圧手段、前記複数の内部降圧手段
    にそれぞれ対応し、各々が対応する内部電源電圧により
    駆動され、アクティブ期間およびスタンドバイ期間を有
    する動作を行なう複数の内部回路手段、および前記複数
    の内部降圧手段を制御する制御手段を備え、前記内部降
    圧手段の各々は、第１導電チャネル型電界効果素子を含
    み、第１の基準電圧に応答して前記第１導電チャネル型
    電界効果素子をフィードバック制御することにより前記
    内部電源電圧を対応する内部回路手段に供給する第１の
    電圧供給手段と、第２の基準電圧に応答して前記内部電
    源電圧を出力して対応する内部回路手段に供給する第２
    導電チャネル型電界効果素子を含む第２の電圧供給手段
    とを含み、前記複数の内部回路手段は互いに異なる動作
    を行ない、前記制御手段は、前記アクティブ期間に各内
    部回路手段の第１の電圧供給手段を活性化し、前記スタ
    ンドバイ期間に各内部回路手段の第１の電圧供給手段を
    非活性化し、前記アクティブ期間内で各内部回路手段の
    動作が定常状態になっているときに対応する第１の電圧
    供給手段を非活性化する、半導体装置。
  6. 【請求項６】　　外部電源電圧を所定の内部電源電圧に
    降圧する内部降圧手段、前記内部電源電圧により駆動さ
    れるダイナミック型記憶手段、およびリフレッシュ動作
    期間において前記記憶手段のリフレッシュに必要な最小
    限の時間だけ前記内部降圧手段を活性化する制御手段を
    備えた、半導体装置。
  7. 【請求項７】　　前記記憶手段は、複数のメモリを含み
    かつデータを記憶するメモリ手段と、リフレッシュされ
    るべきメモリを選択する選択手段と、前記選択手段によ
    り選択されたメモリセルから読出されたデータを増幅す
    るセンスアンプ手段とを含み、前記内部降圧手段は、前
    記センスアンプ手段に前記内部電源電圧を供給し、前記
    制御手段は、前記リフレッシュ動作期間内で前記選択手
    段により選択されたメモリのリフレッシュに必要な最小
    限の時間だけ前記内部降圧手段を活性化する、請求項６
    記載の半導体装置。
  8. 【請求項８】　　前記制御手段は、前記選択されたメモ
    リセルのリフレッシュの開始に応答して第１の信号を発
    生する第１の信号発生手段と、前記選択されたメモリセ
    ルのリフレッシュの完了に応答して第２の信号を発生す
    る第２の信号発生手段と、前記第１の信号に応答して活
    性化されかつ前記第２の信号に応答して非活性化される
    制御信号を発生する制御信号発生手段とを含む、請求項
    ７記載の半導体装置。
  9. 【請求項９】　　外部電源電圧を受ける電源端子、前記
    外部電源電圧を所定の内部電源電圧に降圧する内部降圧
    手段、前記内部電源電圧により駆動される内部回路手段
    、前記電源端子と前記内部回路手段との間に設けられる
    スイッチ手段、および通常の動作時に前記内部降圧手段
    を活性化しかつ前記スイッチ手段をオフし、試験時に前
    記内部降圧手段を非活性化しかつ前記スイッチ手段をオ
    ンする制御手段を備えた、半導体装置。
  10. 【請求項１０】　　前記内部回路手段を制御するための
    制御信号を外部から受け、前記制御手段は、前記制御信
    号のタイミングが通常動作時とは異なる所定のタイミン
    グであるときに、前記試験時の制御を行なう、請求項９
    記載の半導体装置。
  11. 【請求項１１】　　前記内部回路手段を制御するための
    制御信号を外部から受け、かつ予め定められた信号また
    は電位を受ける外部端子をさらに備え、前記制御手段は
    、前記制御信号のタイミングが通常動作時とは異なる所
    定のタイミングでありかつ前記外部端子の電圧レベルが
    通常動作時とは異なる所定の電圧レベルであるときに前
    記試験時の制御を行なう、請求項９記載の半導体装置。
  12. 【請求項１２】　　外部電源電圧を所定の内部電源電圧
    に降圧する内部降圧手段、および前記内部電源電圧によ
    り駆動される内部回路手段を備え、前記内部降圧手段は
    、前記外部電源電圧に応答して基準電圧を発生する基準
    電圧発生手段と、前記内部回路手段に前記内部電源電圧
    を供給するためのドライバ手段と、前記ドライバ手段の
    出力をレベルシフトするレベルシフト手段と、前記レベ
    ルシフト手段の出力振幅を増幅する増幅手段と、前記基
    準電圧と前記増幅手段の出力とを差動増幅する差動増幅
    手段とを含み、前記ドライバ手段は前記差動増幅手段の
    出力により制御される、半導体装置。
  13. 【請求項１３】　　内部電源電圧が与えられる内部電源
    線、所定の信号または電位を受ける外部パッド、および
    前記外部パッドと前記内部電源線との間に接続されかつ
    既知のしきい値電圧を有するトランジスタを含むモニタ
    手段を備えた、半導体装置。
  14. 【請求項１４】　　内部電源電圧が与えられる内部電源
    線と、所定の信号または電位を受ける外部パッドと、前
    記外部パッドと前記内部電源線との間に接続されたトラ
    ンジスタとを含む半導体装置において内部電源線の電位
    をモニタする方法であって、前記外部パッドの電圧およ
    び前記トランジスタのしきい値電圧に基づいて前記内部
    電源線の電位を算出する、内部電源線の電位のモニタ方
    法。
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